close

Вход

Забыли?

вход по аккаунту

?

Беляевский (2)

код для вставкиСкачать
Министерство образования и науки
Кафедра вычислительной техники
Курсовой проект
по дисциплине «Организация ЭВМ»
«Разработка схемы гипотетической ЭВМ на структурном уровне»
Выполнил:
Студент АВТ
Группы АМ-110
Беляевский А.В.
Проверил:
Гребенников В. Ф.
Новосибирск 2004 г.
Содержание.
1.
1.1.
2.
3.
3.1.
3.2.
3.3.
3.4.
3.5.
3.6.
3.7.
3.8.
3.9.
4.
5.
6.
7.
Задание на курсовой проект
Исходные данные
Введение
Разработка и описание структурной схемы ЭВМ.
Центральный процессор.
Основная память ЭВМ.
Адресный КЭШ(буфер TLB)
Система прерываний.
Система ввода-вывода
Таймер.
Клавиатура.
Монитор.
Блок синхронизации.
Разработка функциональной схемы арифметического
сопроцессора.
Разработка алгоритмов операций умножения и деления.
Заключение.
Список литературы.
Приложение 1. Структурная схема ЭВМ.
Приложение 2. Структурная схема ЦП.
Приложение 3. Принципиальная схема арифметического
сопроцессора.
-2-
3
3
4
5
5
7
8
8
9
10
10
10
10
11
12
12
13
14
15
16
1. Задание на курсовой проект.
Разработать структурную схему гипотетической ЭВМ, функциональную схему
и алгоритм работы конкретного блока, входящего в состав этой ЭВМ.
Курсовой проект состоит из двух частей.
Первая часть посвящена разработке структурной схемы гипотетической
ЭВМ,
описанию ее функционирования. В состав ЭВМ входят как общие для всех вариантов
блоки, так и дополнительные, определяемые индивидуальным заданием.
Вторая часть проекта посвящена разработке принципиальной схемы и алгоритмов
работы конкретного блока, входящего в состав ЭВМ, и их детальному описанию.
1.1 Исходные данные к проекту:
• центральное процессорное устройство (ЦПУ);
• оперативная память (ОП);
• система прерывания программ (СПП);
• система ввода-вывода (СВВ);
• блок синхронизации (БС);
• таймер;
• монитор и клавиатура.
Требования индивидуального задания:
• трехшинная структура;
• радиальная система прерываний с обработкой на макроуровне;
• оперативная память с страничной организацией;
• адресный кэш;
• ввод/вывод – по прерываниям, без контроля.
Отдельно-разрабатываемый блок:
• арифметический сопроцессор
(реализовать операцию деления).
-3-
2. Введение.
Микропроцессор, память и периферийные устройства (ПУ) соединяются шиной.
Такая структура обеспечивает три вида передачи данных:
• процессор <=> память;
• процессор <=> интерфейс;
• память <=> интерфейс.
В первых двух видах передачей данных управляет процессор. Память и
интерфейс по управляющему сигналу от процессора осуществляют передачу данных.
Типовая структура микроЭВМ состоит из шины данных, адресной шины и шины
управления. Именно эта структура задана в качестве базовой в этом курсовом проекте:
Рис1. Типовая структура микроЭВМ
Забегая вперёд нужно сказать, что шины данных и адреса здесь 32-х разрядные.
Основными сигналами, передаваемыми по шине управления, являются сигналы
управления записью-чтением из памяти и сигналы управления вводом-выводом из
соответствующего ПУ. При изолированном способе ввода-вывода, используются
четыре управляющих сигнала:
• MEMRD# (чтение данных из памяти);
• MEMWR# (запись данных в память);
• IORD# (ввод данных из ПУ);
• IOWR# (вывод данных в ПУ);
Время осуществления однократного считывания, записи, ввода и вывода данных,
называется циклом шины. Процессор управляет шиной синхронно с входной тактовой
частотой. На рисунке изображены циклы чтения и записи для ОП.
Рис. 2. Временная диаграмма работы шины управления.
На данном рисунке каждый цикл шины содержит 4 такта (Т1 .. Т4). Рассмотрим
процесс считывания данных из памяти и запись данных в память.
В начале цикла считывания процессор передает адресный сигнал, по которому в
памяти осуществляется выборка адреса. В первой половине такта Т2 сигнал MEMRD#
переходит на низкий уровень, а во второй половине такта Т4 он возвращается на
высокий уровень. По низкому уровню этого сигнала содержимое выбранной ячейки
-4-
устанавливается на шину данных. По заднему фронту такта Т4 содержимое шины
данных заносится в процессор. Интервал между подачей сигнала считывания MEMRD#
и выдачи содержимого этой ячейки памяти называется временем обращения к памяти.
Во время считывания данные в памяти должны поддерживаться в неизменном
состоянии.
В начале цикла записи в память процессор передает адресный сигнал. Плюс к
этому, с первой половины такта Т2 и до окончания Т4, процессор производит вывод
записываемой информации на шину данных. Низким уровнем сигнала MEMWR#
информация с шины данных попадает на информационные входы микросхем памяти.
По фронту этого сигнала происходит запись данных в память. На процесс записи
данных в память, также требуется некоторое время.
3. Разработка и описание структурной схемы ЭВМ.
Согласно индивидуальному варианту используется трехшинная архитектура с
общей шиной, являющейся разделяемым ресурсом. В состав общей шины входят:
 шина адреса (Address Bus) – для задания 32-разрядного физического
адреса памяти: ОЗУ, ПЗУ, видеопамяти;
 шина данных (Data Bus) – обеспечивает обмен данными между блоками
ЭВМ (имеет разрядность ЭВМ - 32);
 шина управления (Control Bus) – осуществляет передачу управляющих
сигналов для блоков ЭВМ. К таким сигналам относятся: синхросигнал, сигнал
сброса, сигнал обращения к памяти, сигнал чтение/запись памяти, сигнал
ошибки контроля памяти.
Все внешние устройства (клавиатура, монитор, винчестер и т.д.) подключаются к
системной шине через контроллеры. Это обеспечивает сопряжение ВУ с шиной и
приведение их к единому протоколу обмена информацией.
Структурная схема ЭВМ представлена в приложении 1.
Описание основных блоков, представленных на структурной схеме, приведено
ниже.
3.1 Центральный процессор.
Главное место в структурной схеме ЭВМ занимает ЦП.
При разработке будем ориентироваться на микросхемы серии Аm29300.
Семейство Am29300 - это набор СБИС служащий для построения
высокопроизводительных
32-х
разрядных
систем
на
основе
принципа
микропрограммирования. Потребуются следующие элементы этого семейства:
Am29331 - секвенсор микрокоманд. Размер адресуемой МПП до 64Кслов.
Аm29332 - 32-х разрядное арифметико-логическое устройство.
Am29334 - регистровый файл. 4-х портовая память с двухсторонним доступом.
Организация 64х18 бит. Для обеспечения требуемой разрядности используются 2
микросхемы.
Помимо этого используется параллельный умножитель Am29323 как основа
арифметического сопроцессора.
В функции ЦП входят: выполнение команд, хранящихся в ОП, и координирование
работы всех узлов ЭВМ. Работа ЦП основана на принципе микропрограммного
управления. В состав ЦП входят: операционный блок (ОБ), в котором происходит
обработка данных, и микропрограммное устройство управления, которое управляет
порядком обработки команд в ОБ и осуществляет управление всеми узлами ядра ЭВМ.
Структурная схема ЦП приведена в приложении 2.
БИС Аm29332, используемая в качестве ОБ, содержит в своём составе
приоритетный шифратор и групповой 64-разрядный сдвигатель, позволяющий за 1 такт
-5-
выполнять все виды сдвигов на любое число разрядов. Эти устройства позволяют
выполнять арифметические операции над числами с плавающей точкой.
АЛУ данной БИС выполняет также операции двоично-десятичной арифметики.
В структуру Am29332 включен блок Q-регистра (Q-сдвигатель и Q-регистр). Это
позволяет поддерживать выполнение: операции умножения двух 32-разрядных чисел
по модифицированному алгоритму Бута (в каждом такте сдвиг вправо на 2 разряда), и
деления по алгоритму "без восстановления остатка".
Машинная команда содержит одно или два 32-х разрядных слова. Она должна
размещаться в основной памяти, при этом необходимо соблюдение требований к
целочисленным границам слов.
Условные обозначения битовых полей:
C
– код операции
OP
P
– в операциях сдвига определяет величину и направление сдвига, в
операциях над битовыми полями – правую границу поля
W
– ширина битового поля
R
– регистр приемник/источник
GB
R
– регистр источник
GA
D
– 32-х разрядная константа
ata
Для адресации регистров используются 6-разрядные поля, что позволяет
адресовать все 64 программно доступных регистра общего назначения.
1
Команда типа “регистр–регистр”
COP
P
3
2
2
1
3 2
7 6
W
1
Команда типа “данные–регистр”
COP
P
3
1
2
3 2
2
1
7 6
RGB
1
2 1
1
W
1
RGA
6
RGB
1
2 1
1
6
5
0
Не
используется
5
0
Data
31
0
Поскольку параллельно АЛУ Am29332 подключен умножитель, то для управления
выводом результатов работы этих микросхем используются мультиплексоры. Это
позволяет гибко управлять передачей необходимых данных на нужные входы
устройств ОБ.
Для обеспечения синхронизации передачи данных и адреса по шинам DB и DA
соответственно в качестве интерфейсных элементов используются регистры с
динамическим управлением записью.
БИС Аm29331, используемая в качестве секвенсора микрокоманд, поддерживает
прерывания реального времени на микро и макроуровнях управления со временем
реакции не превышающим длительности микроцикла. Заданием оговаривается
система прерываний на макроуровне, поэтому в структуре предусмотрен дешифратор
векторного адреса (ДВА).
Также МУУ содержит регистр состояния, содержащий флаги АЛУ, флаг “0”
-6-
результата умножения (необходимо для выполнения алгоритма деления), а также флаг
ошибки контроля ОП по коду Хэмминга.
Имеющийся вход сброса секвенсора RST позволяет производить сброс ЦП в
исходное состояние при включении питания или в процессе работы путём подачи на
него сигнала RESET, имеющего активный низкий уровень (на рисунке он не показан).
3.2
Основная память ЭВМ.
32 разряда ЦП позволяет адресовать до 4096К ячеек памяти, и хотя часть
адресов необходимо зарезервировать для программно доступных элементов ЭВМ,
проблем с расширением ОП возникнуть не должно.
ОП ЭВМ должна иметь в своём составе как оперативную (ОЗУ), так и постоянную (ПЗУ)
память. Поэтому в состав ОП нужно включить контроллер, который будет выполнять
функции управления памятью и, кроме того, функции арбитра шины. Основными
управляющими сигналами является Read/Write, разрешающие запись или чтение, а
также сигнал Output Enable.
Рис. 2. Структура ОП
Страничная организация памяти
В системах со страничной организацией основная и внешняя память (главным образом
дисковое пространство) делятся на блоки или страницы фиксированной длины.
Каждому пользователю предоставляется некоторая часть адресного пространства,
которая может превышать основную память компьютера и которая ограничена только
возможностями адресации, заложенными в системе команд. Эта часть адресного
пространства называется виртуальной памятью пользователя. Каждое слово в
виртуальной памяти пользователя определяется виртуальным адресом, состоящим из
двух частей: старшие разряды адреса рассматриваются как номер страницы, а
младшие - как номер слова (или байта) внутри страницы.
Управление различными уровнями памяти осуществляется программами ядра
операционной системы, которые следят за распределением страниц и оптимизируют
обмены между этими уровнями. При страничной организации памяти смежные
виртуальные страницы не обязательно должны размещаться на смежных страницах
основной физической памяти. Для указания соответствия между виртуальными
страницами и страницами основной памяти операционная система должна
сформировать таблицу страниц для каждой программы и разместить ее в основной
памяти машины. При этом каждой странице программы, независимо от того находится
ли она в основной памяти или нет, ставится в соответствие некоторый элемент
таблицы страниц. Каждый элемент таблицы страниц содержит номер физической
страницы основной памяти и специальный индикатор. Единичное состояние этого
-7-
индикатора свидетельствует о наличии этой страницы в основной памяти. Нулевое
состояние индикатора означает отсутствие страницы в оперативной памяти.
Для увеличения эффективности такого типа схем в процессорах используется
специальная полностью ассоциативная кэш-память, которая также называется
буфером преобразования адресов (TLB traнсlation-lookaside buffer). Хотя наличие TLB
не меняет принципа построения схемы страничной организации, с точки зрения защиты
памяти, необходимо предусмотреть возможность очистки его при переключении с
одной программы на другую.
Поиск в таблицах страниц, расположенных в основной памяти, и загрузка TLB может
осуществляться либо программным способом, либо специальными аппаратными
средствами. В последнем случае для того, чтобы предотвратить возможность
обращения пользовательской программы к таблицам страниц, с которыми она не
связана, предусмотрены специальные меры. С этой целью в процессоре
предусматривается дополнительный регистр защиты, содержащий описатель
(дескриптор) таблицы страниц или базово-граничную пару. База определяет адрес
начала таблицы страниц в основной памяти, а граница - длину таблицы страниц
соответствующей программы. Загрузка этого регистра защиты разрешена только в
привилегированном режиме. Для каждой программы операционная система хранит
дескриптор таблицы страниц и устанавливает его в регистр защиты процессора перед
запуском соответствующей программы.
3.3 Адресный кэш(буфер TLB).
Кэш-память (от англ. Cache - что-либо припрятанное) представляет собой
быстродействующее статическое ОЗУ небольшого объёма, в котором по мере работы
процессора сохраняется наиболее актуальная информация. Обычно ОП
разрабатывается на базе динамического ОЗУ, быстродействие которого примерно в 10
раз ниже статического. При считывании информации из ОП она попутно запоминается
в кэш-памяти, причем «на всякий случай» запоминается информация из соседней с ней
ячеек. Так как программы обычно имеют циклический характер, а данные и команды
размещены в соседних ячейках, в кэш-памяти постепенно накапливаются, а затем в
ходе работы, автоматически обновляются текущие коды команд и данных, которые
процессор часто использует. Таким образом в кэш-памяти накапливаются рабочие
копии данных, хранимых в основном ОЗУ, причем считывание этих копий производится
примерно в 10 раз быстрее, чем если бы считывались оригиналы данных. При записи
информации, мы должны обязательно записать новые значения в ОЗУ, поэтому при
этой операции мы не можем воспользоваться преимуществами кэш-памяти.
Режим
Наличие копии в Информация
Информация
работы
кэш-памяти
В кэш-памяти
В ОЗУ
Чтение
Копия есть
Не изменяется
Не изменяется
Копии нет
Создается копия
»
Запись
Копия есть
Обновляется
Обновляется
Копии нет
Не изменяется
»
Здесь в таблице приведены условия сохранения и обновления информации в
ячейках кэш-памяти и ОП.
Адресный кэш представляет собой сверхоперативную память небольшого
размера, предназначенную для хранения информации, необходимой для
преобразования виртуальных адресов в физические.
Адресный кэш позволяет значительно ускорить процедуру обращения ЦП к
-8-
памяти, так как в случае удачного обращения к кэшу нет необходимости обращаться к
таблице дескрипторов. В случае передачи данных или работы с периферийными
устройствами преобразования не происходит.
3.4
Система прерываний.
Прерывания
представляют
собой
определенное
средство
изменения
последовательности состояний в ответ на внешние асинхронно происходящие события
(запросы на прерывание). Функции системы прерываний:
 организация вхождения в прерывающую программу;
 организация приоритетного выбора между запросами;
 организация возврата в прерванную программу.
В соответствии с заданием используется радиальная структура прерываний. В
этой структуре предусмотрена своя линия запроса для каждого устройства. Структура с
несколькими линиями запроса позволяет уменьшить время ответа, так как в ней
устройство, пославшее запрос на прерывание, может быть сразу же
идентифицировано. Но т.к. в данной работе прерывания обрабатываются на
макроуровне (по заданию) нельзя говорить о минимальном времени ответа. Это
объясняется тем, что прерывания обрабатываются только после завершения текущей
команды.
Прерывания на макро уровне требуют меньше аппаратных затрат и меньшее количество
запоминаемой информации, необходимой для возврата в прерванную программу. Приоритеты
соответствуют порядку следования устройств при подключении к контроллеру.
Сигналы прерываний поступающие на входы INR7-INRO устройства управления
прерываниями, преобразуются в вектор. Полученный вектор поступает в дешифратор
векторного адреса (ПЗУ), где происходит вычисление начального адреса
микропрограммы, который нужно загрузить в секвенсор. Все функции прерываний
имеют один общий фрагмент - это сохранение параметров выполняющейся в данный
момент процедуры и восстановление их после завершения обработки вектора
прерывания. Микросхема Am29331 имеет стек возврата глубиной на 33 адреса, что
позволяет реализовать вложенные прерывания, правда при полной загрузке стека
дальнейшие прерывания будут игнорироваться.
Рис.3. Система прерываний.
3.5 Система ввода-вывода.

СВВ служит для обмена данными между периферийными устройствами (ПУ) и ОП
По прерываниям, без контроля.
Возможно два способа различия адресного пространства памяти и вводавывода.
Использование адресного разряда (обычно старший, иначе придется хитро
вычислять адрес) для селекции память/порт. Преимущества – не нужно
специального сигнала из процессора. Недостатки очевидны – уменьшение вдвое
адресного пространства и пространства ввода-вывода.
-9-

Использование селектирующего сигнала для определения адресного пространства
памяти и ввода-вывода.
Алгоритм ввода-вывода. Устройство, инициирующее обмен данными,
вызывает прерывание процессора, процессор читает регистр состояния устройства
(принтер) или данные от устройства (мышь). Преимущества – быстрота реакции
процессора на запрос устройства. Устройство не ждет, пока его опросят, а процессору
не надо периодически опрашивать устройство.
3.6
Таймер.
Большинство микроЭВМ содержит источник реального времени - часы и таймер.
Таймер предназначен для деления машинного времени на временные интервалы для
эффективного использования процессора при работе с периферийными устройствами.
Он обеспечивает совместную работу ЦП и ПУ в реальном масштабе времени,
осуществляя разбиения машинного времени на равные интервалы времени.
С помощью таймера можно задавать определённые промежутки времени, по
истечении которых происходит прерывание. Это можно использовать для - time-out для
различных прикладных программ. Особенное применение прерываний таймера
основанное на независимости работы микросхемы от процессора - регенерация
оперативных запоминающих устройств.
3.7
Клавиатура.
Клавиатура является одним из основных устройств ввода, обеспечивающих
интерактивное общение пользователя с ЭВМ. Она содержит микропроцессор
(контроллер клавиатуры), который воспринимает каждое нажатие на клавишу и выдает
последовательный скан-код.
При поступлении скан-кода из порта вызывается прерывание клавиатуры. В
системе прерываний контроллер клавиатуры стоит сразу после таймера для более
оперативного вмешательства пользователя.
3.8
Монитор.
Для получения итоговых данных, для постоянного наблюдения за различными
действиями вычислительной машины используется монитор. Монитор способен
выводить текстовую и графическую информации ЭВМ для пользователя, отображать
текущие данные и всевозможные изменения в системе.
Монитор, как и всякое другое периферийное устройство, подключается через
контроллер (видеоадаптер) к системной шине.
Следует отметить, что монитор является пассивным устройством, которое не
выдает данные и управляющие сигналы, а просто отображает динамически
изменяющуюся информацию, которая хранится по определенным адресам в ОП.
3.9
Блок синхронизации.
Блок
синхронизации (БС) предназначен для обеспечения синхронной работы
всех устройств (узлов) ЭВМ. В задачи блока синхронизации входит генерация
синхронизирующих
последовательностей.
Синхропоследовательности
имеют
заданную форму, длительность и предназначены для центрального процессора,
таймера, контроллеров и других узлов, входящих в состав ЭВМ.
- 10 -
4. Разработка функциональной схемы арифметического
сопроцессора.
Арифметический сопроцессор построен на основе параллельного умножителя
Am29323 и предназначен для быстрого выполнения операций умножения и деления.
Взаимодействие микропроцессора и сопроцессора осуществляется по схеме
последовательного выполнения операций, т. е. пока работает сопроцессор, то
основной ждет. Фактически арифметический сопроцессор является составной частью
ОБ, т.к. и умножитель, и АЛУ управляются одним микропрограммным устройством
управления.
Операция деления проводится с использованием следующей формулы:

A
 A  A  1 B  1 B2  ... 1 Bn
B

Поскольку АЛУ ЦП поддерживает операцию деления целых чисел, то имеет смысл
разработка алгоритма деления чисел с фиксированной запятой. Основной проблемой в
реализации этого алгоритма является сохранение формата операндов, для этого
необходимо, чтобы каждый член в приведенной выше формуле был также правильной
дробью.
Выполнение данного требования достигается путем приведения делителя к виду
2
n
0.1хх…х. Тогда сумма элементов ряда 1 B  1 B  ... 1 B 1 при n   , но т.к.
n конечно, то сумма будет строго меньше 1. Вычисление слагаемых ряда
прекращается, когда очередное произведение будет равным 0, т.е. не будет ни одного
значащего разряда.
Произведение получившейся суммы с делимым также будет правильной дробью.
То, что конечный результат сохранит формат, гарантирует неравенство B>A.
Для
реализации
изложенных
выше
требований
нужны
следующие
дополнительные аппаратные средства:
 для приведения делителя B к нужному виду – приоритетный шифратор и
групповой сдвигатель;
 для вычисления (1-B) – сумматор;
 для нахождения суммы ряда – сумматор (первоначально планировалось
вычислять сумму ряда средствами умножителя, поскольку он имеет
встроенный накапливающий сумматор, но, к сожалению, его структура не
позволяет брать результат умножения непосредственно с выхода
матричного умножителя - только с выхода сумматора. Это делает
невозможным вычисление следующего слагаемого ряда);
 для выявления последнего слагаемого ряда – схема 32ИЛИ-НЕ;
 для проверки условия B>A – компаратор (либо сумматор).
Поскольку взаимодействие микропроцессора и арифметического выполняется по
схеме последовательного выполнения операций (параллельное выполнение повлекло
бы за собой, как мне кажется, излишние затраты на реализацию МУУ сопроцессора), а
АЛУ имеет практически все необходимые вспомогательные средства для выполнения
операции деления и при этом простаивает. Было решено вместо внесения
дополнительных аппаратных средств воспользоваться его ресурсами.
Правда, для реализации их (АЛУ и умножителя) корректного взаимодействия
пришлось отойти от предполагавшегося ранее вывода результатов на общую
- 11 -
локальную шину данных и управления этого вывода с помощью тристабильных
выходов микросхем. Теперь все управление осуществляется посредством
мультиплексоров с индивидуальными сигналами управления.
Принципиальная схема арифметического сопроцессора приведена в приложении 3.
5. Разработка алгоритмов операций умножения и деления.
Операция умножения.
1. Загрузка операндов из регистрового файла во внутренние регистры
умножителя RGXA и RGYA.
2. Умножение и запись результата во внутренний регистр RGP.
3. Запись результата в регистровый файл (можно выводить и в интерфейсный
регистр данных для дальнейшей передачи в ОП или ВУ).
Операция деления.
1. Проверка выполнения условия B>A. Эта проверка также гарантирует, что
делитель не равен 0.
2. Нормализация делителя - приведение к виду 0.1хх…х. Для этого в первом
цикле с помощью приоритетного шифратора вычисляется позиция старшей
единицы (результат будет во внутреннем регистре SRG). В следующем
цикле производится сдвиг и сохранение содержимого SRG в RGF (младшие
6 разрядов содержат число разрядов для сдвига).
3. Вычисление (1-B), т.е. если B имеет вид 01хх..х, то 1 - 100..0, и запись
результата в регистровый файл.
4. В умножителе вычисляются произведения вида (1-В)n, результат
сохраняется во внутреннем регистре RGP, а затем передается на входы
АЛУ и умножителя для следующих итераций. Для АЛУ значения операндов
берутся с выхода YA RGF и выхода P MPL, для умножителя – с выхода YB
RGF и выхода P MPL. Параллельно происходит проверка результата
умножения на равенство нулю, и если это условие выполняется, то
дальнейшее вычисление членов ряда прекращается.
5. После нахождения суммы ряда идет умножение полученного результата на
значение делимого, а в следующем цикле вычисляется произведение 1*A и
с помощью накапливающего сумматора MPL складывается с полученным
ранее произведением. Результат поступает в АЛУ и производится
корректирующий сдвиг на то же число разрядов, на которое был сдвинут
делитель.
Недостатком данного алгоритма является то, что его длительность зависит от
значения делителя (нормализованного) – чем ближе оно к 0.5, тем дольше будет
происходить деление. Наихудший вариант - деление на 2n.
6. Заключение.
В результате выполнения данного курсового проекта была достигнута
поставленная цель: углубление и закрепление теоретических знаний, полученных на
лекциях.
В ходе выполнения курсового проекта была спроектирована гипотетическая ЭВМ,
был разработан ее состав и описаны основные блоки, входящие в этот состав. Были
описаны основные принципы функционирования спроектированной ЭВМ. Один из
блоков был разработан наиболее детально, то есть на принципиальном уровне. Этим
блоком является арифметический сопроцессор.
- 12 -
7. Список литературы.
1. Каган Б.М. Электронные вычислительные машины и системы.– М.:
Энергоатомиздат, 1991.
2. Курс лекций по дисциплине “Организация ЭВМ”
3. Схемотехника. Руководство к курсовой работе./В.И.Соболев – Нововсибирск.:
НГТУ, 1997.
4. Угрюмов Е. П. Цифровая схемотехника. Учебное пособие. – СПб.: БХВПетербург, 2002.
- 13 -
Приложение 1. Структурная схема ЭВМ.
- 14 -
Приложение 2. Структурная схема ЦП.
- 15 -
Приложение
сопроцессора.
3.
Структурная
- 16 -
схема
арифметического
Документ
Категория
Компьютеры и периферийные устройства
Просмотров
4
Размер файла
632 Кб
Теги
беляевский
1/--страниц
Пожаловаться на содержимое документа