close

Вход

Забыли?

вход по аккаунту

?

Коваленко

код для вставкиСкачать
Министерство общего и профессионального образования РФ
Новосибирский Государственный Технический Университет
Кафедра ВТ
Курсовой проект
по дисциплине «Организация ЭВМ»
Факультет: АВТ
Группа: АМ-609
Студент: Коваленко М.Е.
Преподаватель: Гребенников В.Ф.
Новосибирск 2009 г.
Содержание
1.
2.
Цель работы ...........................................................................................................................3
Исходные данные ..................................................................................................................3
2.1
Состав ЭВМ .....................................................................................................................3
2.2
Индивидуальное задание .............................................................................................3
3. Разработка структурной схемы ЭВМ ....................................................................................3
4. Разработка основных блоков ЭВМ .......................................................................................5
4.1
Разработка центрального процессора.........................................................................5
4.1.1
Операционный блок ............................................... Error! Bookmark not defined.
4.1.2
Микропрограммное устройство управления ......................................................6
5. Система прерываний .............................................................................................................8
6. Кэш-память ...........................................................................................................................10
7. Блок основной памяти.........................................................................................................11
8. Система ввода-вывода ........................................................................................................12
9. Блок синхронизации ............................................................................................................12
10.
Таймер ..............................................................................................................................13
11. Клавиатура и монитор ...........................................................................................................15
12. Разрабатываемый блок: адресный сопроцессор ...............................................................15
13. Выводы ...................................................................................................................................17
Список литературы ......................................................................................................................18
2
1. Цель работы
Углубление и закрепление знаний проектирования
вычислительной
техники,
приобретение
практического
функциональных узлов и устройств и оформления документации.
аппаратных средств
опыта
разработки
Практической целью работы является разработка структурной схемы
гипотетической ЭВМ, функциональной схемы и алгоритма работы конкретного блока,
входящего в состав этой ЭВМ.
2. Исходные данные
Состав ЭВМ






центральное процессорное устройство (ЦПУ)
оперативная память (ОП)
система прерывания программ (СПП)
система ввода-вывода (СВВ)
монитор и клавиатура
блок синхронизации (БС)
Индивидуальное задание








организация ЭВМ – трех шинная
сопроцессор – адресный
система прерываний – радиальная, на уровне микрокоманд
Кеш – команд и данных, объединенный
оперативная память – обычная (многоблочная)
система ввода-вывода – по прерываниям
контроль данных – нет
разрабатываемый блок – адресный сопроцессор
3. Разработка структурной схемы ЭВМ
В связи со стремительным прогрессом в развитии ЭВМ, разрабатывается 32
разрядная ЭВМ. В соответствии с вариантом задании ЭВМ имеет трех шинную
организацию – шину адреса AB, на которую процессор или периферийные устройства (при
прямом доступе к памяти – ПДП) выставляют адрес, по которому будет производиться
чтение или запись данных. Шину данных – DB, предназначенную для передачи данных
3
между устройствами, и шину управления – CB, по которой передаются сигналы,
управляющие работой всех узлов ЭВМ.
Разрядность шины данных составляет 32 бита, шины адреса – 24 бита (позволяет
адресовать до 16 МБ оперативной памяти), шины управления – определяется
максимальной длиной микрокоманды.
Структурная схема ЭВМ представлена на рисунке 1:
ЦП
Память
Память
МВВ
МВВ
CB
Системная шина
AB
DB
Рис 1 Шинная организация
ЦП
Адресный
сопроцессор
ОЗУ
Контроллер
кэша
Кеш комманд
и данных
Контроллер
ОП
ПЗУ
CB
AB
DB
Контроллер
клавиатуры
Клавиатура
Контроллер
прерываний
Контроллер
монитора
Блок
синхронизации
Монитор
Рисунок 2 Структурная схема ЭВМ
Такая организация позволяет выполнять три вида передачи данных:



Процессор <-> память;
Процессор <-> интерфейс (устройства ввода-вывода);
Память <-> интерфейс.
4
В первых двух случаях передачей данных управляет процессор, в последнем – по
управляющему сигналу от процессора интерфейс самостоятельно передает данные в
память. Для этого нужен контроллер прямого доступа к памяти (КПДП).
При включении питания, схема начальной инициализации (на структурной схеме
не отражена) специальной инструкцией секвенсора микрокоманд начинает начальную
установку схемы. Программа начальной установки схемы может быть записана в ПЗУ
основной памяти.
4. Разработка основных блоков ЭВМ
Разработка центрального процессора
В состав центрального процессора входит операционный блок (ОБ), адресный
сопроцессор и микропрограммное устройство управления (МУУ). В состав ОБ входит
арифметико-логическое устройство (АЛУ), статусный регистр, логика сдвигов и
интерфейсные элементы для работы на магистральные шины. ОБ выполняет
арифметические, логические и сдвиговые операции. Адресный сопроцессор выполняет
операции по обработке адресов. МУУ управляет работой всех устройств ЭВМ, а так же
работой ОБ и адресного сопроцессора.
Выбор архитектуры процессора был остановлен на RISC (Reduced Instruction Set
Computers – ЭВМ с сокращенным набором команд), т.к. эта архитектура позволяет
упростить устройство процессора за счет меньшего набора команд, большинство из
которых выполняются за 1 машинный цикл процессора. Выполнение более сложных, но
редко встречающихся операций обеспечивают подпрограммы.
Так же особенностью архитектуры RISC является наличие большого числа
регистров общего назначения (РОН). В данном проекте присутствует небольшой отход от
классической RISC-архитектуры. Он заключается в том, что при выполнении некоторых
команд (например, при пересылки данных из памяти в регистр процессора) в качестве
регистра-приемника используется жестко заданный регистр, адресуемый регистром
микрокоманд (Рг. МК).
Операционный блок
ОБ выполняет арифметические, логические и сдвиговые операции. Также в его
задачи входит формирование адреса следующей микрокоманды и формирование
признаков результата операции.
ОБ состоит из АЛУ и регистрового файла – это необходимый минимум. Также ОБ
может содержать дополнительные устройства для ускорения вычислений, например
параллельный умножитель и дополнительные запоминающие устройства (регистры
адреса, состояния и т.д.) для внутреннего хранения данных и для стабилизации работы
(«гонки» сигналов).
5
AB
DB
INT
Рг. комманд
ПНА
Контроллер
прерываний
Адресный
сопроцессор
Рг. данных
Счетчик
команд
ОБ
Секвенсор
(Am29331)
АЛУ
(Am29332)
РГС
РЗУ
(Am29334)
МПП
Рг МКК
CB
Рис 5 Структурная схема ЦП
Для непосредственной реализации ПЦ в качестве секвенсора используется Am29331,
в качестве АЛУ Am29332, в качестве регистрового файла Am29334.
Аm29332, используемая в качестве ОБ, содержит в своём составе приоритетный
шифратор и групповой 64-разрядный сдвигатель, позволяющий за 1 такт выполнять все
виды сдвигов на любое число разрядов, вследствие чего не нужно реализовывать логику
сдвигов отдульно. Эти устройства позволяют выполнять арифметические операции над
числами с плавающей точкой.
АЛУ данной БИС выполняет также операции двоично-десятичной арифметики.В
структуру Am29332 включен блок Q-регистра (О—сдвигатель и Q-регистр). Это
позволяет поддерживать выполнение: операции умножения двух 32-разрядных чисел по
модифицированному алгоритму Бута (в каждом такте сдвиг вправо на 2 разряда), и
деления по алгоритму "без восстановления остатка". Наличие поддержки операций
умножения и деления позволяет сэкономить на арифметическом сопроцессоре.
Микропрограммное устройство управления
МУУ состоит из:





Регистр команд;
Преобразователь начального адреса (ПНА);
Секвенсор микрокоманд;
Микропрограммная память (МПП);
Регистр микрокоманд.
6
Структурная схема МУУ приведена на рисунке 3. На схеме изображена так же
память векторов прерываний (ПВП), которая является составной частью системы
прерываний и подробно описывается в соответствующем разделе.
Рисунок 1 Структурная схема МУУ
После загрузки 32 битной команды в регистр команд, на ПНА поступает код
операции, который, при активном уровне на входе CS1 передается секвенсору.
7
Т.к. нет необходимости управлять выходом регистра команд, вход ОЕ заземлен.
Выход МПП так же всегда активен, поскольку захват данных регистром происходит только
по фронту синхросигнала. Т.к. микроинструкции всегда должны быть доступны
устройствам, то выход регистра микрокоманд не управляется и всегда находится в
активном состоянии.
ПНА представляет собой асинхронную память, которая хранит в себе начальные
адреса команд. Выбранный начальный адрес передается на вход секвенсору, который
выбирает из МПП первую микрокоманду. Затем эта МК передается в регистр
микрокоманд, а секвенсор выбирает следующую МК. При поступлении синхросигнала
команда передается на шину инструкций, т.е. на управляющие входы всех устройств.
Таким образом, реализуется конвейер 1-го порядка.
Адрес следующей микрокоманды может поступать из трех источников: из регистра
микрокоманд, из ПНА либо из ПВП. Выбор источника контролируется выходами PL, MAP и
VECT. Первые два источника адреса используется при операции ветвления, а последний –
при прерывании. Тестируемое условие поступает на вход СС из мультиплексора, который
передает сигнал либо из статусного регистра, либо с выхода требования прерывания
контроллера прерываний. Условие тестирования задает текущая микрокоманда.
Секвенсор МК адресует до 4096 микрокоманд разрядностью 12 бит, может
инкрементировать поступивший адрес, т.о. обеспечивая линейное выполнение
микропрограммы, так же имеет стек глубиной в 9 адресов, поддерживает циклы до 4096
повторений.
5. Система прерываний
Прерывания представляют собой средство изменения последовательности
выполнения команд и операций в ответ на внешние асинхронно происходящие события
(запросы на прерывание). Обработкой прерывания занимается специальная программаобработчик.
1
2
Место
возниконвения
прерывания
i
i+1
M
Программа
пользователя
Обработчик
прерывания
.
.
.
.
.
.
.
.
.
Рис 8 Принцип прерывания программы
Система прерываний выполняет ряд функций:
 организация вхождения в прерывающую программу;
 организация приоритетного выбора между запросами, поступающими
одновременно;
 организация возврата в прерванную программу.
Реализация
прерываний
оказывает
значительное
воздействие
производительность и гибкость системы.
на
8
По заданию система прерывания радиальная, с обработкой на микроуровне.В такой
системе (структуре) предусмотрено отдельная линия запроса для каждого устройства.
Обработка на микроуровне означает, что прерывание выполняемой программы
осуществляется на выполнении текущей команды, т.е. можно прервать выполнение
текущей микрокоманды.
Каждое устройство соединено собственно линией связи с контроллером
прерываний. Контроллер имеет возможность обмениваться с ШД для чтения или записи
слова маски и слова статуса.
Маска прерывания представляет собой двоичный код, разряды которого
поставлены в соответствие запросам прерывания. Состояние «1» в данном разряде
регистра маски разрешает, а состояние «0» маскирует прерывание от соответствующего
запроса. Изменяя маску прерывания можно устанавливать произвольные приоритетные
соотношения без перекоммутации линий, по которым поступают запросы прерываний.
Предполагается, что маска записывается по фиксированному адресу в контроллере
прерываний, поэтому с шиной адреса «общение» не происходит, т.к. оно не нужно. Для
того, чтобы установить маску по шине управления в контроллер приходит команда на
установку (считывание), а на шине данных выставляется сама маска.
C шины C шины
данных комманд
INT
Контроллер
прерываний
ЦП
I1
Устройство 1
I2
Устройство 2
.
.
.
IN
Устройство N
VECT
Рис 9 Структура системы прерывания
Схема работы системы прерываний:
 При поступлении запроса, в соответствии с заданными приоритетами и словом маски
контроллер формирует вектор прерывания, который передается для дешифрации в
ПЗУ Адресов Обработчиков Прерываний (АОП).
 На выходе АОП формируется адрес микропрограммы обработки прерывания.
 Выдается сигнал запроса на прерывание в секвенсор INTR.
 Секвенсор выдает сигнал подтверждения прерывания INTA, который поступает на
вход разрешения вывода OE АОП.
 Секвенсор переводит свой выход в МПП в третье состояние, а адрес микрокоманды
поступает с АОП.
 Начинает выполняться микропрограмма обработки прерывания, которая производит
сохранение слова состояния текущей микропрограммы и программы в памяти. Для
этого может использоваться как ОЗУ, так и часть регистрового файла АЛУ.
 Производится непосредственно выполнение программы обработки прерывания.
 Осуществляется восстановление всех сохраненных данных и возврат к прерванной
микропрограмме.
Такая система дает малое время отклика, однако для ее реализации требуется
запомнить большое количество информации – счетчик тактов, регистр кода операции и
9
т.д. Для этого могут быть выделены специальные регистры или может использоваться
часть ОП
6. Кэш-память
Без согласования пропускных способностей процессора и памяти невозможно в
ЭВМ реализовать производительность, соответствующую быстродействию процессора.
Одним из способов согласования пропускных способностей процессора и памяти
является буферизация – использование включенных между процессором и ОП
существенно более чем ОП быстродействующих буферных памятей сравнительно
небольшой емкости. Структура процессора, содержащего буферную память команд и
операндов, представлена на рисунке 6.
Рисунок 2 Процессор с кэш-памятью
Кэш-память скрыта от программиста, он не может ее адресовать, и может даже не
знать о ее существовании. При обращении процессора к ОП для считывания в кэш
передается блок информации, содержащий нужное слово. При этом происходит
опережающая выборка, т.к. высока вероятность того, что ближайшие обращения будут
происходить к словам этого же блока, уже находящемся в кэш. Это приводит к
значительному уменьшению среднего времени, затрачиваемого на выборку данных.
При каждом обращении к памяти контроллер кэш-памяти проверяет, есть ли
действительная копия затребованных данных в кэш-памяти и одновременно инициирует
обращение к основной памяти. Если она там есть, то это случай кэш-попадания (cash hit) и
обращение за данными происходит только к кэш-памяти, а обращение к основной памяти
прерывается. Если действительной копии там нет, то это случай кэш-промаха (cash miss), и
данные берутся из основной памяти.
Алгоритм сквозной записи WT (Write Through): предусматривает запись как в кэш
(если блок памяти там представлен), так и в основную память. При этом в ОП всегда есть
последняя копия хранящейся в кэш информации. Однако в этом случае длинный цикл ОП
снижает производительность процессора.
10
Алгоритм обратной записи WB (Write Back): если блок памяти, в который должна
производится запись, отображен в кэш, то запись производится в кэш, и строка
помечается как модифицированная (dirty). Данные копируются в ОП только при передаче
в другие устройства или при вытеснении из кэш.
Кэш-память реализуется как ассоциативная память, в которой для каждой единицы
памяти хранятся дополнительные сведения, называемые тэгом или признаком. Для
однозначного определения единицы памяти тэгом должен быть физический адрес
данных в ОП. Когда в ассоциативную память подается адрес, с ним одновременно
сравниваются все тэги. Если один из тегов равен поданному адресу (кэш попадание, cache
hit), производится обращение к этой единице памяти. Если равенства не обнаруживается
(кэш промах, cache miss), требуется обратиться к ОП.
Кэш команд полностью ассоциативный с алгоритмом записи WB, с алгоритмом
замещения строки, последнее обращение к которой было раньше LRU (Last Recently
Used). Кэш данных наборно-ассоциативный с алгоритмом записи WB, алгоритм
замещения строки - LRU.
7. Блок основной памяти
Блок памяти состоит из ОЗУ и ПЗУ. ПЗУ занимает первые 8М адресов (223), ОЗУ
занимает старшие 8М. Определение, к какой физической странице идет обращение,
осуществляется дешифратором по старшему биту адреса (24 бит) – если он равен нулю, то
активируется ПЗУ, иначе – ОЗУ.
Организация ОЗУ и ПЗУ – 32M x 32, что составляет по 32 МБ памяти для каждого
вида памяти. Разрядность данных в памяти составляет 32 бита, читаются данные словами
(т.е. по 32 бита).
Карта памяти приведена на рисунке 7:
Рисунок 3 Карта памяти
11
Управление памятью осуществляется сигналами MEMR и R/W. MEMR является
сигналом запроса к памяти, без этого сигнала память неактивна. Сигнал R/W определяет
режим работы памяти – чтение/запись (соответственно высокий и низкий уровень
сигнала).
Расширение памяти возможно путем введения дополнительного режима
адресации – относительно адресации, при которой в адресное поле вводится адрес
регистра, и исполнительный адрес получается как сумма содержимого базового регистра
и смещения, указываемого во втором поле адреса команды. Но т.к. адресуемый объем
удовлетворяет заданию, то такой режим адресации не поддерживается.
8. Система ввода-вывода
В состав современных ЭВМ входят разнообразные по выполняемым функциям,
принципам действия и характеристикам периферийные устройства. Их делят на две
группы:


внешние запоминающие устройства;
устройства ввода-вывода.
Устройства ввода позволяют вводить в машину данные и программы. А также
изменять их. Устройства вывода служат для вывода из ЭВМ результатов обработки
данных, их регистрации и отображения.
Система ввода-вывода по прерываниям обеспечивает простой способ
освобождения процессора от необходимости циклически опрашивать все устройства
ввода – вывода с целью определения их состояния.
Устройство ввода позволяет вводить информацию в компьютер - клавиатура.
Устройство вывода предназначено для передачи информации из компьютера - монитор.
Для обеспечения их функционирования используются контроллеры устройств,
посредством которых обеспечивается взаимодействие между периферийным
устройством и остальными узлами ЭВМ. Узлы ЭВМ могут вырабатывать сигналы запросов
прерываний. Процессор осуществляет обработку этих запросов.
9. Блок синхронизации
Блок синхронизации (БС) предназначен для обеспечения синхронной работы всех
узлов ЭВМ. В его задачи входит генерация синхропоследовательностей заданной формы
и длительности для ЦП, таймера, контроллеров, ОП и других устройств, входящих в состав
ЭВМ. Структурная схема БС представлена на рисунке 8:
12
Рисунок 4 Бок синхронизации
В
качестве
основы
для построения БС можно использовать
микропрограммируемый
тактовый генератор (например, 1804ГГ1) . Использование
микросхемы КМ1804ГГ1 в качестве системного тактового генератора, предназначенного
для применения в составе блоков синхронизации центральных процессоров микро-ЭВМ и
других вычислительных устройствах в качестве задающего тактового генератора, дает
целый ряд очевидных преимуществ. Микросхема имеет стабилизированный с помощью
внешнего кварцевого резонатора генератор опорной частоты от 1 до 30 МГц,
микропрограммируемую длительность цикла тактовых импульсов от 3 до 10 периодов
опорной частоты, состояния "работа", "останов", "ожидание", "шаговый режим". Данные
характеристики позволяют использовать эту микросхему для обеспечения синхронной
работы всех узлов ЭВМ.
10.
Таймер
Большинство микроЭВМ содержит источник реального времени - часы и таймер.
Таймер предназначен для деления машинного времени на временные интервалы, что
необходимо для эффективного использования процессора при работе с периферийными
устройствами.
В состав таймер входят схемы, необходимые для:


запроса и получения канала;
формирования вектора прерывания;
Структурная схема включения таймера в структуру ЭВМ представлена на рисунке 9:
13
Рисунок 5 Таймер
С помощью таймера можно задавать определённые промежутки времени, по
истечении которых происходит прерывание. Особенное применение прерываний
таймера основанное на независимости работы микросхемы от процессора - регенерация
оперативных запоминающих устройств, т.е. например каждые ... мс таймер выдаёт запрос
на прерывание наивысшего приоритета, при наступлении которого производится
регенерация памяти.
14
11. Клавиатура и монитор
Клавиатура и монитор служат для ввода информации от пользователя и вывода
различных данных на экран монитора. Устройство ввода - клавиатура позволяет вводить
информацию в компьютер. Мышь – координационное устройство. Монитор, как и всякое
другое периферийное устройство, подключается через контроллер (видеоадаптер) к
системной шине.
Также следует отметить, что монитор является пассивным устройством, которое не
выдает данные и управляющие сигналы, а просто отображает динамически
изменяющуюся информацию.
12. Разрабатываемый блок: адресный сопроцессор
Адресный сопроцессор предназначен для выработки адресов операндов и команд.
При разработке была выбрана структура, при которой адресный сопроцессор и основной
процессор (операционный блок) управляются одним МУУ, работая одновременно. Это
позволило сократить аппаратные затраты, но увеличило длину микрокоманды.
Принципиальная схема адресного сопроцессора представлена на рисунке 10:
Рисунок 6 Принципиальная схема адресного сопроцессора
15
Центральной частью адресного сопроцессора является 24 разрядный сумматор,
который выполняет все операции по преобразованию адреса. Сумматор не управляется,
всегда выдавая на выход сумму операндов. Управление образованием адреса происходит
косвенно, с помощью мультиплексора MUX B, который выбирает источник адреса – из
регистра адреса команды (Рг. АК) или из регистра команды (Рг.К), который является
составной частью МУУ.
В случае, если адрес требуется без изменений передать на шину адреса (например,
если адрес операнда является прямым адресом), то на вход адреса ПЗУ, хранящей
константы 0, 2, 4, подается нулевой адрес (соответствует константе 0), а MUX B выбирает
передачу адреса с Рг. К, в результате на выход сумматора а затем и выходного буфера
передается адрес, содержащийся в команде.
Мультиплексор MUX A предназначен для выбора источника загрузки Рг. АК. В
результате обратной связи с выхода сумматора, выхода адреса с Рг. К и специальной
схемы управление адресным входом мультиплексора, реализуются условные и
безусловные операции перехода.
Таблица истинности для схемы управления адресным входом представлена в
таблице №1:
Пер
0
0
0
0
1
1
1
УП
0
0
1
1
0
0
1
CT
0
1
0
1
0
1
0
Y
0
0
0
0
1
1
0
1
1
1
1
Комментарий
Нет операции условного перехода, естественное выполнение
программы
Безусловный переход по адресу в команде
Условный переход, тестовое условие ложно, естественное выполнение
программы
Условный переход, тестовое условие верно, переход по адресу в
команде
Сигнал Пер означает, что текущая команда – команда перехода (условного или
безусловного). Сигнал подается с регистра микрокоманд.
Сигнал УП указывает, что это команда условного перехода. Так же подается из Рг.
МК.
Сигнал СТ является тестовым условием. Подается из операционного блока )из
статусного регистра). Высокий уровень сигнала означает истинность условия.
Таким образом, в результате операции условного перехода, в Рг. АК может быть
загружен как адрес перехода, так и инкрементированный адрес команды. Захват Рг. АК
входных данных происходит по фронту синхросигнала.
Т.к. машина имеет переменную длину команды, то регистр микрокоманд
управляет приращением к адресу текущей команда, подавая сигналы управления
(адресую нужную ячейку памяти) на ПЗУ.
16
Данная реализация МУУ и адресного сопроцессора не является оптимальной, т.к.
МУУ загружает команды словами, т.е. фактически он может загрузить 2 короткие команды
(по 16 бит), в текущем цикле обработать одну команду, дать сигнал об увеличении Рг. АК
на 2 (смещение 16 бит), и загрузить следующие 32 бита команды. Таким образом, вторая
команда загружается дважды – в предыдущем и в текущем (своем) цикле выполнения.
Алгоритм работы адресного сопроцессора при естественном выполнении команд.
Загрузка по фронту адреса предыдущей команды с приращением текущей, передача на
сумматор адреса команды, которая сейчас находится в исполнении, сумматор
инкрементирует ее на смещение текущей команды, и выдает на шину адреса адрес
следующей команды. В конце цикла на входе Рг. АК ожидает захвата адрес, который
будет выполняться в следующем цикле.
В случае команды условного перехода, если условие перехода истинно (оно
вырабатывается в предыдущем цикле в ОБ), то в Рг. АК загружается адрес перехода из
Рг.К, затем он передается на сумматор и без приращения выставляется на шину адреса.
13. Выводы
В ходе выполнения курсового проекта были закреплены знания, полученные в
предыдущих семестрах, по проектирования узлов и устройств, входящих в состав ЭВМ.
Результатом данной работы стала структурная схема гипотетической ЭВМ, способной
выполнять различные операции по обработке данных, и принципиальная схема
адресного сопроцессора, разгружающего основной процессор за счет самостоятельного
вычисления адресов операндов команды и адреса следующей команды.
17
Список литературы

Каган Б. М. Электронные вычислительные машины и системы: Учеб. пособие для
вузов.-3-е изд., перераб.и доп.-М.: Энергоатомиздат, 1991. – 592 с.:ил.

Мик Дж., Брик. Дж. Проектирование микропроцессорных устройств с разрядномодульной организацией: В 2-х книгах. Пер.с англ.-М.: Мир, 1984.

Комплект БИС К1804 в процессорах и контроллерах / В.М. Мещеряков,
И.Е.Лобов,Глебов и др.; Под ред. В.Б. Смолова.-М.: Радио и связь, 1990 – 256 с.: ил.

Угрюмов Е.П. Цифровая схемотехника: Уче. Пособие для вузов. – 2-е изд., перераб.
и доп. – СПб.: БХВ-Петербург, 2004. – 800 с.: ил.
18
Документ
Категория
Компьютеры и периферийные устройства
Просмотров
4
Размер файла
586 Кб
Теги
коваленко
1/--страниц
Пожаловаться на содержимое документа