close

Вход

Забыли?

вход по аккаунту

?

Муркина

код для вставкиСкачать
МІНІСТЕРСТВО ОСВІТИ І НАУКИ УКРАЇНИ
ОДЕСЬКИЙ ДЕРЖАВНИЙ ЕКОЛОГІЧНИЙ УНІВЕРСИТЕТ
Кафедра інформаційних
________технологій________
Факультет комп’ютерних
____________наук__________
Курсовий проект
з дисципліни “Комп’ютерна схемотехніка”
на тему “Синтез та дослідження схем лічильників з довільним
модулем та порядком лічення”
Виконав студент групи KН-3
Петровская Г.К.___
Керівник __ Перелигін Б.В.__
Робота перевірена та
допущена до захисту
<< ___>>______________2009p.
____________________________
(підпис керівника)
Одеса – 2009
2
Зміст
Вступ....................................................................................................................... 4
Завдання на проектування із вказівкою варіанта............................................... 5
Список скорочень .................................................................................................. 6
1 Основні теоретичні відомості про лічильникові схеми ................................. 7
1.1 Визначення й класифікація схем лічильників ........................................ 7
1.2 Способи організації перенесень між розрядами лічильника.
Синхронні й асинхронні лічильники....................................................... 9
1.3 Схеми асинхронних двійкових підсумовуючих і лічильників,
що віднімають, на синхронних і асинхронних тригерах ...................... 9
1.4 Двійково-десяткові коди (ДДК) і двійково-десяткові
лічильники (ДДЛЧ) ................................................................................. 13
1.5 Організація перенесень між десятковими розрядами в ДДЛч ............ 15
2 Синтез підсумовуючого синхронного десяткового лічильника
з довільним порядком лічення (що працює в коді 2421) ............................ 16
2.1 Побудова кодованої таблиці переходів синхронного
лічильника ................................................................................................ 16
2.2 Побудова кодованої таблиці функцій збудження тригерів
заданого типу ........................................................................................... 17
2.3 Одержання функцій збудження тригерів лічильника в
досконалій формі ..................................................................................... 18
2.4 Спільна мінімізація функцій збудження підсумовуючого
лічильника ................................................................................................ 18
2.5 Побудова схеми синхронного підсумовуючого лічильника............... 19
3 Синтез підсумовуючого асинхронного двійково-десяткового
лічильника з довільним порядком лічення (що працює в коді 2421)........ 20
3.1 Суть метода проектування АЛч ............................................................. 21
3.2 Побудова часової діаграми (ЧД) роботи лічильника........................... 21
3.3 Визначення по ЧД функцій синхронізації тригерів ............................. 22
3.4 Спрощення функцій керування асинхронного лічильника
3
по функціях збудження синхронного лічильника ............................... 22
3.5 Побудова схеми асинхронного лічильника .......................................... 24
4 Синтез реверсивного синхронного десяткового лічильника,
що працює в коді 2421.................................................................................... 25
4.1 Побудова кодованої таблиці переходів реверсивного
лічильника ................................................................................................ 25
4.2 Побудова кодованої таблиці функцій збудження
тригерів для РСЛЧ .................................................................................. 26
4.3 Одержання функцій збудження тригерів лічильника
в досконалій формі .................................................................................. 27
4.4 Спільна мінімізація функцій збудження реверсивного
лічильника ................................................................................................ 28
4.5 Побудова часової діаграми роботи РСЛЧ ............................................ 29
4.6 Побудова схеми реверсивного лічильника ........................................... 30
Висновки .............................................................................................................. 32
Перелік посилань................................................................................................. 33
Додатки................................................................................................................. 34
Додаток А – Схема принципова синхронного лічильника,
що працює в коді 2421 .................................................................. 35
Додаток Б – Схема принципова асинхронного лічильника,
що працює в коді 2421 .................................................................. 36
Додаток В – Схема принципова реверсивного лічильника,
що працює в коді 2421 .................................................................. 37
4
Вступ
При вивченні типових пристроїв цифрової техніки важливе місце
займають питання експериментального дослідження їх структури,
архітектури, а також питання автоматизованого логічного і схематичного
проектування визначених пристроїв на рівні регістрів.
Освоєння принципів роботи типових пристроїв цифрової техніки
базується, в основному, на синтезі цих пристроїв за допомогою формальних
методів логічного проектування комбінаційних схем і цифрових автоматів.
Методи аналізу роботи цифрових пристроїв грають в структурі розглянутого
прикладу допоміжну роль.
Метою даного курсового проекту є робота, яка ознайомлює студента зі
способами організації базової логіки комп’ютера, зі способами занесення,
зберігання, переведення і видачі машинного коду, зокрема:
– вивчити різноманітні схеми та засоби організації перенесень у
синхронних та асинхронних лічильниках;
– оволодіти методами синтезу синхронних, асинхронних та
реверсивних синхронних лічильників;
– набути навичок в складанні, налагоджені та експериментальному
дослідженні різноманітних схем лічильників.
5
Завдання на проектування
Вихідні дані:
Варіант № 36.
Тип тригера – JK.
Номер двійково-десяткового коду по таблиці 5.2 [3]: 14.
Вигляд заданого двоїчно-десяткового коду наведений у табл. 1.
Таблиця 1 – Фрагмент таблиці варіантів для даного курсового проекту
Десяткове
число
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
Двійковий
код
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1110
1111
2421
0
1
2
5
6
3
4
7
8
9
6
СПИСОК СКОРОЧЕНЬ
ARST – асинхронний RS-тригер,
АСЧ – асинхронний лічильник,
АТП – асинхронна таблиця переходів,
ЧД – часова діаграма,
ГІ – генератор імпульсів,
ГОІ – генератор одиничних імпульсів,
ДВ – діаграма Вейча,
ДДК – двійково-десятковий код,
ДЕ – десятковий еквівалент,
ДДНФ – довершена диз’юнктивна нормальна форма,
ДКНФ – довершена кон’юнктивна нормальна форма,
КТФВ – кодована таблиця функцій збудження,
ЛЕ – логічний елемент,
ЛУ – логічна умова,
ЛЧ – лічильник,
МДНФ – мінімальна диз’юнктивна нормальна форма,
МО – мікрооперація,
ОФ – операторна форма,
РСЛЧ – реверсивний синхронний лічильник,
СЛЧ – синхронний лічильник,
СП – сигнал переносу,
СС – система числення,
ТІ – таблиця істинності,
ТКСП – таблиця кодів сигналів переносу,
ТФВ – таблиця функцій збудження,
УТП – умовна таблиця переходів,
ЕА – елементарний автомат (тригер),
ЕОМ – електронно-обчислювальна машина.
7
1 Основні теоретичні відомості про лічильникові схеми
1.1 Визначення і класифікація схем лічильників
Лічильником (ЛЧ) називають цифровий автомат для зберігання
довільного n-розрядного числа, що дозволяє збільшити (зменшити) це число
на одиницю чи задану константу та часто має ланцюги установки нуля.
Лічильники можуть виконувати також функції прийому і видачі чисел.
Максимальне число стійких внутрішніх станів лічильника називають
його модулем N. Модуль – це максимальне число одиничних вхідних
(лічильних сигналів), які може рахувати лічильник. Число тригерів
(елементарних автоматів), необхідних для побудови лічильника, дорівнює
числу його розрядів та визначається з формули n = ] log2N [. Дужки ][
означають округлення в бік більшого цілого числа (округлення нагору).
Вхідний сигнал обумовлює перехід лічильника з одного стійкого стану
в іншій. Номери станів відраховуються від деякого початкового (нульового)
стану. Звичайно передбачається можливість переходу лічильника з
довільного стану в початковий під дією спеціального керуючого сигналу
установки до нуля (У0). Крім того, лічильник може встановлюватися в
початковий стан після завершення одного циклу роботи – підрахунку числа
вхідних сигналів, яке дорівнює модулю лічильника.
За функціональними ознаками лічильники класифікуються наступним
чином.
За модулем лічення ЛЧ поділяють:
– на двійкові лічильники або лічильники за модулем N, де N = 2n (n =
.=.1, 2, 3, ...), тобто модуль двійкового лічильника дорівнює цілому ступеню
числа 2;
– на недвійкові лічильники або лічильники за модулем М (лічильники з
довільним модулем), де 2n-1 < M < 2n .
За напрямом лічення розрізняють:
8
– прості лічильники (тільки підсумовуючі або тільки віднімальні);
– реверсивні лічильники.
За видом порозрядного перенесення розрізняють лічильники:
– з послідовним перенесенням (асинхронні лічильники);
– з паралельним або одночасним перенесенням (синхронні
лічильники);
– з паралельно-послідовним (комбінованим) перенесенням.
За порядком зміни станів ЛЧ діляться на:
– лічильники з природничим порядком лічення;
– лічильники з довільним порядком лічення.
Прості лічильники можуть рахувати тільки в одному напрямку, тобто
або тільки додавати вхідні сигнали до коду, що сформувався у лічильнику,
або тільки віднімати вхідні сигнали з цього коду. Реверсивні лічильники
залежно від керуючих сигналів можуть, таким чином, лічити як в прямому,
так і в зворотному напрямах.
Основні характеристики лічильників, які визначають їх швидкодію –
розділювальна здатність та час встановлення (реєстрації) коду лічильника.
Під розділювальною здатністю розуміють мінімально допустимий період Т
прямування вхідних сигналів, за яким лічильник працює без збоїв. Час
встановлення коду являє собою інтервал часу між моментом надходження
вхідного сигналу та моментом закінчення самого довгого перехідного
процесу в схемі при переході до нового стійкого стану.
Важливим окремим випадком лічильників з довільним модулем є
двійково-десяткові (чи просто десяткові) лічильники з модулем лічення
23 < M < 24. Для представлення однієї десяткової цифри двійково-десятковий
лічильник повинен утримувати не менш як чотири тригери. Але оскільки
чотирирозрядним лічильником можна представити 16 різноманітних станів,
то синтез таких лічильників полягає у виключенні шести надмірних станів та
забезпеченню обраного порядку перерахунку 10 станів, що залишились.
9
1.2 Способи організації порозрядних перенесень.
Синхронні та асинхронні лічильники
Проблема швидкодії лічильників вирішується використанням
різноманітних методів перенесення міжрозрядної інформації. Простіше є
послідовне перенесення, яке забезпечує найменшу швидкодію. Суть цього
методу полягає в тому, що сигнали перенесення з кожного попереднього
розряду послідовно розповсюджуються в наступні. Робота кожного
наступного розряду можлива тільки після закінчення роботи попереднього.
Лічильники з послідовним перенесенням називають асинхронними.
Асинхронні лічильники можуть будуватися як на асинхронних
(нетактованих), так і на синхронних (тактованих) тригерах з лічильним
входом (T-тригер). Схема двійкового підсумовуючого асинхронного
лічильника ( АЛЧ) на асинхронних T-тригерах показана на рис. 1,а.
1.3 Схеми асинхронних двійкових підсумовуючих і лічильників,
що віднімають, на синхронних і асинхронних тригерах
Лічильні сигнали k подаються на лічильний вхід першого тригера, на
входи інших тригерів подаються сигнали з прямих виходів сусідніх
молодших тригерів. Кожний T-тригер є лічильником з модулем N = 2.
Послідовним з’єднанням n таких тригерів за допомогою ланцюгів
перенесення отримують модуль N = 2n. Для побудови віднімаючого
асинхронного лічильника організують ланцюги позики підімкненням входів
тригерів до інверсних виходів сусідніх молодших тригерів (наведіть схему).
Схема асинхронного лічильника на синхронних T-тригерах (рис. 1,б)
отримується підімкненням входів синхронізації до прямих виходів сусідніх
тригерів. На інформаційні входи T в цьому випадку постійно подається
рівень одиниці. Обидві розглянуті схеми мають ланцюг асинхронного
скидання лічильника до нуля.
10
k
T TT
T TT
R 1
У0
p2
T TT
R 2
p3
R 3
а)
1
k
У0
1
1
T TT p1
T TT p2
T TT p3
C
C
C
R 1
R 1
R 1
б)
1
k
p1
2
3
4
5
6
7
8
t
Q1
t
Q2
t
Q3
t
0
1
2
3
4
Стани
5
6
7
в)
Рисунок 1 – Двійкові АЛЧ на асинхронних (а) і синхронних (б)
тригерах та їх часова діаграма роботи (в)
Часова діаграма роботи двійкових лічильників без врахування часових
затримок зображена на рис. 1,в. Легко помітити, що лічильник за модулем N
є дільником частоти вхідних лічильних сигналів в N разів, бо на виході i-го
тригера з’являється лише 2i-й сигнал щодо числа сигналів k, які надійшли на
вхід лічильника.
Максимальна швидкодія лічильника забезпечується паралельним
перенесенням, яке реалізується за допомогою логічних елементів І, що
вводяться в кожний розряд лічильника. Функції цих елементів полягають в
тому, що за їх допомогою аналізується стан усіх молодших розрядів і
залежно від комбінації їх станів виробляється сигнал перенесення.
Лічильники з паралельними перенесеннями називають синхронними
(СЛЧ), бо всі тригери в них спрацьовують одночасно (синхронно) незалежно
11
від їх розміщення в схемі та від початкового стану лічильника. На рис. 2,а
зображена схема двійкового СЛЧ на синхронних T-тригерах. Лічильний
сигнал подається на входи синхронізації всіх тригерів лічильника разом.
Вихідні сигнали перенесення pi формуються в кожному розряді одночасно з
допомогою схем І як незалежні функції стану всіх молодших розрядів
лічильника:
i
pi = & Q j  Q1  Q2  ...  Qi , де i = 1, 2, …, n.
(1)
j 1
Як буде показано далі, в лічильниках з довільним порядком лічення
функції перенесення формуються із станів не тільки молодших, але і старших
розрядів, в загальному випадку – із станів довільних розрядів.
1
T TT
C 1
k
p1
T TT
&
5
C 2
p2
T TT
&
C 3
6
T TT
p3
C 4
а)
k
& TT
J
& TT
J
& TT
J
& TT
J
C
&
K
C
&
K
C
&
K
C
&
K
1
1
1
1
б)
Рисунок 2 – Двійковий СЛЧ на T-тригерах (а)
і реальних JK-тригерах (б)
Із виразу (1) та рис. 2,а видно, що число входів ЛЕ І зростає зі
збільшенням розрядності лічильника. Оскільки число входів в реальних ЛЕ
скінченне та навантажувальна спроможність виходів тригерів обмежена, то
розрядність лічильників з паралельним перенесенням звичайно невелика і на
практиці не перевищує чотирьох.
Реальні JK-тригери на інтегральних елементах мають по три кон’юн-
12
ктивно зв’язаних входи J та K ( J = J1·J2·J3 та K = K1·K2·K3), що дозволяє
здійснити паралельне перенесення без додаткових ЛЕ І в групі з чотирьох
тригерів. Тому паралельне перенесення в лічильниках інколи називають
груповим. Схему чотирирозрядного СЛЧ на реальних JK-тригерах зображено
на рис. 2,б.
Багаторозрядний лічильник підвищеної швидкодії розбивають на
групи, кожна з яких містить не більше чотирьох тригерів. Групи поєднують
між собою послідовно. При цьому останній тригер попередньої групи є
джерелом синхронних сигналів для наступної. Такий метод організації
перенесень називають паралельно-послідовним (або частково-груповим). За
його допомогою забезпечується синхронний режим роботи всередині кожної
групи і послідовна передача інформації від групи до групи.
Порівнюючи методи перенесень, визначимо, що перевагою
асинхронних лічильників є простота їх структури. До недоліків АЛЧ
відносяться:
– низька швидкодія через великий час установки коду;
– можливість появи проміжних нестійких станів при установці нового
коду в лічильнику.
Справді, час установки tуст в асинхронних лічильниках зростає зі
збільшенням числа n тригерів: tуст = n·tm, де tm – час затримки сигналу
тригером. Крім того, при переході від одного коду до іншого асинхронний
лічильник на короткий час може встановлюватися в проміжні нестійкі стани.
Наприклад, перехід лічильника на рис. 1.1,а із стану 3(10) в стан 4(10)
пов’язаний з послідовним проходженням крізь наступні стани: 110(2) → 010(2)
→ 000(2) → 001(2) (тут старший двійковий розряд згідно із схемою лічильника
– правий). Якщо паралельний код з тригерів лічильника подається на
дешифратор, то через зазначене неодночасне спрацьовування тригерів на
виході останнього можлива поява коротких невірних сигналів.
Цих недоліків позбавлені синхронні лічильники, час встановлення яких
не залежить від величини n та дорівнює tуст = ti + tт, де ti , tm – відповідно є час
13
затримки сигналу на ЛЕ І та тригерові. Структурна організація синхронних
лічильників є найскладнішою.
Лічильники з частково-груповим перенесенням за швидкодією та
складністю займають проміжне місце між синхронними та асинхронними.
1.4 Двійково-десяткові коди (ДДК) і двійково-десяткові
лічильники (ДДЛЧ)
Лічильники з довільним порядком лічення відрізняються від
лічильників з природним порядком лічення тим, що з приходом чергового
вхідного сигналу k десятковий номер їх внутрішнього стану змінюється на
значення, відмінне від одиниці. Причини, що спонукають використання
таких лічильників, такі:
– можливість спрощення схеми дешифратора станів лічильника;
–можливість відрізнення всіх довільних станів лічильника взагалі без
дешифратора (наприклад, в лічильниках з унітарним кодуванням – кільцевих
регістрах, в яких циркулює всього одна одиниця);
– принципова можливість повного усунення критичних змагань в
лічильнику при використанні сусіднього циклічного кодування станів.
В лічильниках з природним порядком лічення при переході від одного
двійкового числа до сусіднього більшого чи меншого двійкового числа може
виникати зміна цифр одночасно в декількох розрядах. Це інколи приводить
до значних помилок при знятті закодованих кутових та лінійних переміщень.
Q3
8
Q4
11
12
9
12
14
10
13
6
15
5
8
14
11
2
7
4
4
10
13
5
7
15
9
1
3
3
6
1
0
2
0
Q1
Рисунок 3 – Приклад
сусіднього кодування
станів лічильника (код
Грея)
Q2
Ефективним засобом боротьби з помилками такого роду є
14
використання спеціальних кодів, які називають відбитими (рефлексними).
Відмінна особливість цих кодів полягає в тому, що сусідні кодові набори
різняться цифрою тільки в одному розряді.
В лічильниках з сусіднім кодуванням будь-які два послідовні стани
будуть відрізнятися тільки в одному розряді. Послідовні стани таких
лічильників відтворюються на діаграмі Вейча переміщенням з будь-якої її
клітинки в будь-яку сусідню (суміжну) з нею. Як приклад сусіднього
кодування на діаграмі Вейча (рис. 3) показано зміну станів у
чотирирозрядному лічильнику, працюючому в широко відомому в техніці
коді Грея, що легко перетворюється в двійковий код. Для даного лічильника
можна представити 24 варіантів сусіднього кодування.
Для зручності сприймання людиною-оператором цифрова
вимірювальна інформація має бути представлена в десятковому коді. В
цьому випадку для передачі, обробки та зберігання даних звичайно
використовують двійково-десяткові коди, які легко перетворюються в
десятковий код та просто реалізуються технічними засобами. Ці властивості
обумовлюють широке застосування двійково-десяткових кодів в
інформаційно-вимірювальних системах (IВС) і цифрових пристроях
вимірювання та обробки даних.
В двійково-десяткових кодах кожна десяткова цифра представляється
групою цифр, що складається з чотирьох двійкових розрядів – двійковою
тетрадою. Така група дозволяє сформувати 16 різноманітних наборів. В
десятковій системі використовують тільки 10 цифр, тобто шість наборів
надмірні. Оскільки надмірними можуть бути будь-які шість наборів, то це
приводить до великого числа варіантів побудови двійково-десяткових кодів,
один з яких наведений у таблиці завдання до цього курсового проекту.
Нехай кожна десяткова цифра N представляється у вигляді
N = 1·q1 + 2·q2 + 3·q3 + 4·q4 ,
де
i (i = 1, 2, 3, 4) – двійкова цифра (0 або 1); qi – вага i-го розряду.
Зрозуміло, що для кодування всіх десяткових цифр необхідно, щоб
15
сума ваг була не менш як 9. Двійково-десяткові коди зображаються
означенням ваги всіх чотирьох розрядів, наприклад, код 8421, код 7321,
тощо.
Десяткове число 138(10) в коді 8421 зображається у вигляді
0001 0011 1000(2-10), а в коді 4321 – 0001 0100 1101(2-10).
Особливу групу складають самодоповнювальні двійково-десяткові
коди. Характерна особливість цих кодів – сума двійкового коду будь-якої
десяткової цифри та її інверсного двійкового коду (що отримується заміною
нулів на одиниці та навпаки) має дорівнювати двійковому коду цифри 9. Такі
коди дозволяють легко виявити перенесення в старшу тетраду і отримати
зворотний чи доповняльний коди при десятковому додаванні.
Всі перелічені двійково-десяткові коди називають зваженими.
Кожному розряду в таких кодах поставлена у відповідність певна вага.
Використання зважених двійково-десяткових кодів полегшує переведення
чисел з одної системи числення в іншу. Однак розрізняють двійководесяткові коди, що називають незваженими, в яких вага розрядів не
визначена, наприклад, код
“з надміром 3”.
1.5 Організація перенесень між десятковими розрядами в ДДЛЧ
Перенесення між десятковими розрядами двійково-десяткового
лічильника утворюється при появі коду, відповідного цифрі "9". Якщо
використовувати надмірні набори, то можна мiнiмiзувати вираз для сигналу
перенесення. Для цього необхідно занести в діаграму Вейча надмірні набори
та набір, відповідний цифрі "9" в даному двійково-десятковому коді, інші
поля діаграми заповнюють нулями. Для нашого прикладу перенесення у
старший розряд мінімізується наступною діаграмою Вейча та дорівнює
p1  Q2Q1 . Перенесення p1 є синхросигналом для тригерів старшої групи.
Q3
p1)
-
0
0
-
0
1
-
0
Q4
Q1
16
2 Синтез підсумовуючого синхронного десяткового лічильника
з довільним порядком лічення (що працює в коді 2421)
Синтез будь-яких синхронних двійкових та недвійкових лічильників з
природним та довільним порядком лічення проводиться однаково за
допомогою загального методу синтезу цифрових автоматів.
Розглянемо особливості проектування синхронних лічильників з
довільним модулем та порядком лічення на прикладі синтезу двійково-десяткових лічильників для одного десяткового розряду.
Початковими даними для синтезу є кодована таблиця переходів (КТП)
проектованого лічильника і умовна таблиця переходів (УТП) обраного типу
елементарного автомату (тригера). Суть синтезу полягає в визначенні
функцій збудження кожного окремого тригера та побудові за одержаними
функціями схеми синхронного лічильника.
Далі спроектуємо підсумовуючий двійково-десятковий лічильник, що
працює в одному з кодів 2421 (див. таблицю варіантів). Як елементарний
автомат заданий універсальний JK-тригер, УТП якого наведена в табл. 2.
Таблиця 2 –
УТП JK-тригера
0
0
1
1
вихідний
J
стан
0-
0
1-
1
-1
0
-0
1
K
стан
переходу
17
2.1 Побудова кодованої таблиці переходів синхронного
лічильника
Складемо кодовану таблицю переходів КТП (табл. 3) лічильника в
обраному коді, в якій наведені всі можливі переходи лічильника з одного
стану в інший.
Таблиця 3 – КТП СЛЧ (код 2421)
Десяткова
0 1 2 3
цифра
A
x
1
4
5
6
7
8
9
Q4
Q3
Q2
Q1
0
0
0
0
0
0
0
1
0
0
1
0
1
0
0
1
1
0
1
0
0
1
0
1
0
1
1
0
1
1
0
1
1
1
1
0
1
1
1
1
Q4
Q3
Q2
Q1
0
0
0
1
0
0
1
0
1
0
0
1
1
0
1
0
0
1
0
1
0
1
1
0
1
1
0
1
1
1
1
0
1
1
1
1
0
0
0
0
Лічильний сигнал k в синхронних лічильниках подається на входи
синхронізації всіх тригерів одночасно. Оскільки прості лічильники
(підсумовуючі або віднімаючі) виконують тільки одну мікрооперацію, на яку
орієнтована їх структура, то вони не містять керуючих шин X чи ліній xi
(l = log2 nx = log2 1 = 0, де nx – кількість мікрооперацій).
Скидання лічильника до нуля будемо здійснювати за допомогою
асинхронних установочних входів Ra тригерів.
2.2 Побудова кодованої таблиці функцій збудження тригерів
заданого типу
За допомогою КТП СЛЧ (табл. 3) та УТП (табл. 2) будуємо кодовану
таблицю функцій збудження КТФЗ (табл. 4).
18
Таблиця 4 – КТФЗ СЛЧ на JK-тригерах
A
x
1
Q4
Q3
Q2
Q1
0
0
0
0
0
0
0
1
0
0
1
0
1
0
0
1
1
0
1
0
0
1
0
1
0
1
1
0
1
1
0
1
1
1
1
0
1
1
1
1
J4K4
J3K3
J2K2
J1K1
0001-
001-1
10-1
1-
-0
01-1
-1
1-1
1-
0-0
1-1
1-0
-1
1-
-0
-0
1-1
-0
-0
-0
1-
-1
-1
-1
-1
2.3 Одержання функцій збудження тригерів лічильника в
досконалій формі
З таблиці КТФЗ (табл. 4) вибираємо функції збудження тригерів в
досконалій формі:
J4 =  (2, 6) = & (0, 1, 5),
J3 =  (10) = & (0, 1, 2, 9),
J2 =  (1, 9, 5, 13) = & (0),
J1 =  (0, 2, 10, 6, 14) = & (-),
K4 =  (10, 15) = & (9, 13, 14);
K3 =  (15) = & (5, 6, 13, 14);
K2 =  (2, 10, 6, 15) = & (14);
K1 =  (1, 9, 5, 13, 15) = & (-).
2.4 Спільна мінімізація функцій збудження підсумовуючого
лічильника
Проводимо сумісну мінімізацію функцій збудження за допомогою
діаграм Вейча:
19
J4 )
Q4
Q3
0
-
J3 )
1
1
0
0
Q4
Q1
Q3
-
-
Q2
K4 )
Q4
1
0
0
0
0
-
1
-
Q2
Q1
1
1
-
0
-
Q4
Q1
0
0
-
J1 )
-
-
1
1
0
-
Q1
-
1
1
-
Q2
Q4
Q1
-
1
1
1
Q1
1
1
-
Q1
Q2
K2 ) Q3
0
1
0
Q4
Q3
Q2
K3 ) Q3
0
1
Q4
Q3
Q2
Q3
0
-
J2 )
K1 ) Q3
0
1
1
1
1
-
Q4
Q1
1
1
-
1
1
-
Q2
-
Q2
МДНФ функцій збудження тригерів проектованого синхронного
лічильника мають такий вигляд:
J4 = Q2,
J3 = Q4Q2,
K4 = Q2Q1  Q3Q2 ; K3 = Q2Q1 ;
J2 = Q1 ,
K2 = Q4  Q3  Q1 ;
J1 = 1,
K1 = 1.
2.5 Побудова схеми синхронного підсумовуючого лічильника
Схему спроектованого синхронного лічильника на реальних JKтригерах та часову діаграму його роботи показано на рис. 4,а,б. Синтез
лічильника на основі будь-якого іншого типу синхронного тригера (D, DV, T,
RS) проводиться аналогічно, різниця полягає лише у використанні
відповідної умовної таблиці переходів. Оскільки як реальні тригери інших
типів не мають кон’юнктивно зв’язаних інформаційних входів, то реалізація
функцій збудження таких тригерів проводиться за допомогою додаткових
20
логічних елементів І-НІ.
Крім того, схема синхронного підсумовуючого лічильника
представлена також у Додатку А.
1
1
J TT
C
K
&
J TT
C
K
1
R 1
J TT
C
K
&
R 2
J TT
C
K
& 1
R 3
R 4
&
1
k
а)
Y0
б)
k
1
2
3
4
5
6
7
8
9
10
11
t
Q1
t
Q2
t
Q3
t
Q4
t
стани 0
1
2
9
10
5
6
13
14
15
0
Рисунок 4 – Схема СЛЧ, працюючого в коді 2421 (а)
і часова діаграма його роботи (б)
3 Синтез підсумовуючого асинхронного двійково-десяткового
лічильника з довільним порядком лічення (що працює в коді 2421)
21
На основі синхронних тригерів можна будувати не тільки довільні
синхронні, але і асинхронні лічильники. Асинхронні лічильники
відрізняються при цьому від синхронних тим, що на синхровходи C деяких
тригерів надходять не лічильні сигнали, а сигнали з виходів логічних
елементів, зв'язаних з виходами сусідніх тригерів, або безпосередньо з
виходів сусідніх тригерів.
3.1 Суть метода проектування АЛЧ
Мета синтезу асинхронних лічильників – виявити можливість
керування (синхронізації) деякими тригерами від сусідніх замість
використання для цього лічильних сигналів. А оскільки число керуючих
сигналів за одиницю часу з виходів сусідніх тригерів (через ділення частоти
кожним тригером в 2 рази) менше за число лічильних сигналів, то
асинхронна організація керування тригерами приводить до спрощення
структури АЛЧ порівняно з СЛЧ. Найбільш просто реалізується керування
даним синхронним тригером від сусіднього за так званим двійковим
переходом, коли сигнал із виходу сусіднього тригера подається
безпосередньо на вхід синхронізації даного тригера, що перетворився в
асинхронний T-тригер.
Основою метода синтезу АЛЧ є заздалегідь отримані функції
збудження відповідних СЛЧ. При цьому повинні враховуватися
функціональні особливості обраного типу синхронного тригера. Внаслідок
синтезу асинхронного лічильника знаходяться його функції керування, тобто
функції збудження та функції синхронізації тригерів.
Оскільки при синтезі враховуються функціональні особливості та
структура елементарного автомату, то алгоритми синтезу асинхронних
лічильників для різноманітних типів синхронних тригерів будуть різними.
Розглянемо синтез асинхронного лічильника на прикладі проектування
десяткового лічильника, працюючого в коді 2421.
22
3.2 Побудова часової діаграми (ЧД) роботи лічильника
Побудуємо часову діаграму (ЧД) роботи лічильника по заданому
варіанту (рис. 4,б). Ця діаграма являється спрощеною, тому що не враховує
наявність часових затримок, які обов'язково присутні в реальних логічних
елементах (вентилях) і тригерах. За її допомогою можна проаналізувати
логіку роботи схеми, тобто побачити стани лічильника й спостерігати
переходи з одного стану в іншій.
3.3 Визначення по ЧД функцій синхронізації тригерів
На ЧД (рис. 4,б) легко виявляються функції синхронізації Ci АЛЧ. Це
здійснюється таким чином. Якщо протягом всього циклу рахування i-й
тригер встановлюється на одиницю та скидається до нуля тільки в моменти
часу, що відповідають спадам (заднім фронтам, скиданню до нуля) j-го
тригера, то Ci = Qj. В окремих випадках режими роботи деяких тригерів АЛЧ,
синтезованого за наведеним алгоритмом, можуть бути спрощені за
допомогою ЧД.
Якщо за ЧД видно, що i-й тригер може керуватися безпосередньо від
попереднього (за двійковим переходом), то одержані за алгоритмом функції
керування i-го тригера замінюються більш простими: Ci = Qi-1, Ji = Ki = 1
(режим асинхронного T-тригера).
На ЧД (рис. 4,б) стрілками показано, від яких ближчих змін можуть
синхронізуватися відповідні тригери. Для нашого варіанта функції
синхронізації утворюються наступними:
C4 = Q2, C3 = Q2 або C3 = Q4 (двійковий перехід), C2 = k, C1 = k.
При побудові схеми асинхронного лічильника для функції
синхронізації C3 бажано використовувати двійковий перехід C3 = Q4 , тому
що в цьому випадку схема повинна вийти більш простою. По часовій
діаграмі також видно, що перші два тригери Q1 й Q2 синхронізуються від
23
лічених (тактових) сигналів. Це означає, що частини схем для цих двох
тригерів у синхронному й асинхронному варіантах лічильниках повинні
збігатися.
3.4 Спрощення функцій керування асинхронного лічильника
по функціях збудження синхронного лічильника
Оскільки при синтезі асинхронних лічильників враховуються
функціональні особливості та структура елементарного автомату, то
алгоритми синтезу асинхронних лічильників для різноманітних типів
синхронних тригерів будуть різними. Розглянемо синтез асинхронних
лічильників на синхронних JK-тригерах.
Заздалегідь необхідно отримати функції збудження Ji та Ki
відповідного СЛЧ, що становлять кон’юнкції (або диз’юнкції кон’юнкцій),
вихідних змінних тригерів Qj ( j = 1, 2, 3, 4). З аналізу цих функцій видно, що
одна і та сама змінна Qj може входити в обидві функції збудження Ji та Ki.
Згідно з структурою JK-тригера це означає, що відповідний i-й тригер АЛЧ
може синхронізуватися змінною Qj, тобто ця змінна є його функцією
~
синхронізації Ci = Q j . Символ "~" зазначає, що змінна може бути з інверсією
або без неї. При цьому частини кон’юнкцій, що залишились (диз’юнкції
кон’юнкцій) є функціями збудження Ji та Ki АЛЧ.
Таким чином алгоритм синтезу АЛЧ на JK-тригерах такий:
– заздалегідь отримують розглянутим раніше методом функції
збудження відповідного СЛЧ;
– загальна частина функцій збудження СЛЧ стає функцією
синхронізації Ci АЛЧ, що синтезується, а частини, що залишились –
функціями збудження АЛЧ;
– якщо загальної частини в функціях збудження i-го тригера СЛЧ
немає, то функції збудження відповідного тригера АЛЧ залишаються без
зміни, а функція синхронізації Ci = k, де k – вхідний лічильний сигнал;
24
– за часовою діаграмою (ЧД) лічильника уточнюється можливість
подальшого спрощення функцій керування АЛЧ.
Розглянемо синтез нашого десяткового АЛЧ, працюючого в коді 2421,
в відповідності з наведеним алгоритмом.
Функції збудження нашого відповідного СЛЧ такі:
J4 = Q2,
J3 = Q4Q2,
K4 = Q2Q1  Q3Q2 ; K3 = Q2Q1 ;
J2 = Q1 ,
K2 = Q4  Q3  Q1 ;
J1 = 1,
K1 = 1.
Виділяючи загальні частини наведених виразів, одержимо функції
синхронізації АЛЧ:
C4 = Q2, C3 = Q2, C2 = k, C1 = k.
При этом оставшиеся части функций возбуждения соответствующего
синхронного счетчика остаются функциями возбуждения АЛЧ:
J 4  1,
J 3  Q4 ,
K4  Q1  Q3 , K3  Q1 ,
J 2  Q1 ,
J1  1,
K2  Q4  Q3  Q1 ,
K1  1,
Остаточно функції керування АЛЧ, що отримані аналітично, будуть
мати наступний вигляд:
C4  Q2 ,
J 4  1,
C3  Q2 ,
J 3  Q4 ,
K 4  Q1  Q3 , K3  Q1 ,
C2  k ,
J 2  Q1 ,
C1  k ,
J1  1,
K 2  Q4  Q3  Q1 ,
K1  1.
Уточнимо функції керування по часовій діаграмі (рис. 4,б):
C4  Q2 ,
J 4  1,
C3  Q2 ,
J 3  Q4 ,
C2  k ,
J 2  Q1 ,
C1  k ,
J1  1,
K 4  1,
K3  Q1 ,
K 2  Q4  Q3  Q1 ,
K1  1.
Для третього тригера Q3 можливий інший варіант:
C3  Q4 ,
J 3  1,
K 3  11.
Як видно, структура асинхронного лічильника вийшла більш простою,
ніж відповідного синхронного лічильника. Крім того, досягнуте значне
25
спрощення структури після уточнення функцій керування по часовій
діаграмі.
3.5 Побудова схеми асинхронного лічильника
Для побудови схеми лічильника вибираємо останній варіант, як
найбільш простій.
Схема синтезованого АЛЧ зображена на рис. 5, а також додана у
Додатку Б.
1
1
J TT
C
K
R
1
1
J TT
C
K
R
2
1
1
J TT
C
K
R
1
1
3
J TT
C
K
R
4
k
Y0
Рисунок 5 – Схема СЛЧ, працюючого в коді 2421
4 Синтез реверсивного синхронного десяткового лічильника,
що працює в коді 2421
Синтез реверсивних синхронних лічильників принципово нічим не
відрізняється від синтезу простих синхронних лічильників. Різниця полягає
тільки в кодованій таблиці переходів, яка у реверсивних лічильників містить
два рядки переходів: одна – для мікрооперації додавання, друга – віднімання.
Схема реверсивного лічильника зобов’язана містить дві лінії управління – x
та x , які настроюють його на виконання відповідної мікрооперації.
4.1 Побудова кодованої таблиці переходів реверсивного
26
лічильника
Кодована таблиця переходів КТП реверсивного лічильника для
двійково-десяткового коду 2421 (№ 14 за таблицею варіантів) наведено в
табл. 5.
Таблиця 5 – КТП РСЛЧ (код 2421)
Десятковий код
стану лічильника
Десяткова цифра
0
1
2
9
10
5
6
13 14 15
0
1
2
3
4
5
6
7
8
9
Q4
Q3
Q2
Q1
0
0
0
0
0
0
0
1
0
0
1
0
1
0
0
1
1
0
1
0
0
1
0
1
0
1
1
0
1
1
0
1
1
1
1
0
1
1
1
1
0
(ддв)
Q4
Q3
Q2
Q1
0
0
0
1
0
0
1
0
1
0
0
1
1
0
1
0
0
1
0
1
0
1
1
0
1
1
0
1
1
1
1
0
1
1
1
1
0
0
0
0
1
(вдм)
Q4
Q3
Q2
Q1
1
1
1
1
0
0
0
0
0
0
0
1
0
0
1
0
1
0
0
1
1
0
1
0
0
1
0
1
0
1
1
0
1
1
0
1
1
1
1
0
А
х
Відзначимо, що фрагмент таблиці для підсумовування рахованих
сигналів (при x = 0) цілком збігається з кодованою таблицею для простого
синхронного підсумовуючого лічильника (табл. 3), тобто коди станів
переходів лічильника щодо вихідних станів зрушені вліво на один стовпець.
Відповідно, коди станів переходів лічильника при виконанні операції
27
вирахування (фрагмент таблиці при x = 1) зрушені вправо на один стовпець
щодо вихідних станів.
4.2 Побудова кодованої таблиці функцій збудження
тригерів для РСЛЧ
Кодована таблиця функцій збудження реверсивного СЛЧ на JK-тригерах, що побудована згідно з табл. 5 та за властивістю заданого
елементарного автомата або його УТП (табл. 2), наведена в табл. 6.
Тут також перша половина таблиці цілком збігається з кодованою
таблицею функцій збудження тригерів для простого підсумовуючого
синхронного лічильника (табл. 4).
Таблиця 6 – КТФВ РСЛЧ на JK-тригерах (код 2421)
Десятковий код
стану лічильника
Десяткова цифра
0
1
2
9
10
5
6
13 14 15
0
1
2
3
4
5
6
7
8
9
Q4
Q3
Q2
Q1
0
0
0
0
0
0
0
1
0
0
1
0
1
0
0
1
1
0
1
0
0
1
0
1
0
1
1
0
1
1
0
1
1
1
1
0
1
1
1
1
0
(ддв)
J4K4
J3K3
J2K2
J1K1
0001-
001-1
10-1
1-
-0
01-1
-1
1-1
1-
0-0
1-1
1-0
-1
1-
-0
-0
1-1
-0
-0
-0
1-
-1
-1
-1
-1
1
(вдм)
J4K4
J3K3
J2K2
J1K1
1111-
000-1
00-1
1-
-1
01-1
-0
0-1
1-
1-1
1-1
0-0
-1
1-
-1
-0
1-1
-0
-0
-1
1-
-0
-0
-0
-1
А
х
4.3 Одержання функцій збудження тригерів лічильника
в досконалій формі
Досконалі форми неповністю визначених функцій збудження тригерів
28
Ji і Ki утворюються як диз'юнкції кон’юнкцій всіх п’ятьох вхідних змінних,
~ ~~ ~
~
які, виходячи з табл. 6, мають узагальнений вигляд ~
x Q4Q3Q2Q1 , де Qi
означає, що дана змінна може бути представлена в кон’юнкції як у прямому,
так і в інверсному вигляді.
Причому, функції збудження тригерів лічильника формуються як для
випадку підсумовування (при x = 0 – ддв), так і для віднімання – (при x = 1 –
вдм).
Неповністю визначені функції збудження тригерів, отримані з табл. 6 в
досконалих формах, мають наступний числовій вигляд:
J4 =  (2, 6, 16, 21) = & (0, 1, 5, 17, 18, 22);
K4 =  (10, 15, 25, 29) = & (9, 13, 14, 26, 30, 31);
J3 =  (10, 16) = & (0, 1, 2, 9, 17, 18, 25, 26);
K3 =  (15, 21) = & (5, 6, 13, 14, 22, 29, 30, 31);
J2 =  (1, 9, 5, 13, 16, 25, 21, 29) = & (0, 17);
K2 =  (2, 10, 6, 15, 18, 26, 22, 30) = & (14, 31);
J1 =  (0, 2, 10, 6, 14, 16, 18, 26, 22, 30) = & (-).
K1 =  (1, 9, 5, 13, 15, 17, 25, 21, 29, 31) = & (-).
4.4 Спільна мінімізація функцій збудження реверсивного
лічильника
Проводимо сумісну мінімізацію функцій збудження тригерів
лічильника за допомогою діаграм Вейча п’ятьох змінних:
x
J4 )
Q4
x
Q3
K4 )
Q3
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
1
-
-
0
0
-
-
0
-
0
0
1
-
1
1
0
Q4
Q1
Q3
Q3
-
0
0
-
-
0
1
-
1
0
-
1
0
1
-
0
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
Q1
29
x
J2 )
Q4
x
Q3
K2 )
Q3
-
-
-
-
-
-
-
-
1
-
-
1
1
-
-
1
1
-
-
0
1
-
-
1
-
-
-
1
-
-
-
0
Q2
Q4
Q1
Q3
-
1
1
-
-
0
1
-
-
0
-
-
-
1
-
-
-
-
-
-
-
-
-
-
-
1
1
-
-
1
1
-
Q2
Q2
x
J1 )
Q4
Q1
Q2
x
Q3
K1 )
Q3
-
1
1
-
-
1
1
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
1
1
1
-
1
1
1
Q2
Q3
Q2
Q4
Q1
Q3
Q3
-
-
-
-
-
-
-
-
1
1
-
1
1
1
-
1
1
-
-
1
1
-
-
1
-
-
-
-
-
-
-
-
Q2
Q2
МДНФ функцій збудження тригерів проектованого реверсивного
синхронного лічильника мають такий вигляд:
Q1
30
J 4  xQ2  xQ2Q1  xQ3Q1 ,
K4  xQ3Q2  xQ2Q1  xQ2 ,
J 3  xQ4Q2  xQ2Q1 ,
K3  xQ2Q1  xQ4Q1 ,
J 2  xQ1  xQ1  Q4  Q3 ,
K2  xQ1  xQ1  Q4  Q3 ,
J1  1,
K1  1.
4.5 Побудова часової діаграми роботи РСЛЧ
Приклад часової діаграми розглянутого реверсивного синхронного
лічильника зі зміною рівня керуючого сигналу наведений на рис. 6. Спочатку
до 7-го сигналу лічильник знаходиться в режимі підсумовування вхідних
сигналів k, потім переходить у режим їхнього вирахування (віднімання)
внаслідок зміни рівня сигналу керування x.
віднімання
додавання
k
1
2
3
4
5
6
7
8
9
10
11 t
x
t
Q1
t
Q2
t
Q3
t
Q4
t
стани 0
1
2
9
10
5
6
13
6
5
10
0
1
2
3
4
5
6
7
6
5
4
Десяткові цифри
Рисунок 6 – Часова діаграма роботи реверсивного синхронного
ДДЛЧ, працюючого у коді 2421
4.6 Побудова схеми реверсивного лічильника
Електронна принципова схема реверсивного синхронного лічильника
31
наведена на рис. 7.
Накреслення схеми проведене з використанням шини, у яку зведені
прямі й інверсні значення виходів тригерів лічильника, а також парафазний
сигнал керування ~
x – для настроювання лічильника на виконання операції
прямого або зворотного лічення.
x
Q2\
Q1\
x
Q3
Q1
&
1
&
J4
J
C
K
K4
x\
Q2
&
x\
Q3\
Q2
&
x\
Q2
Q1
R
x\
Q4
Q2
&
x\
Q1
x
Q1\
x\
1
&
J3
&
1
&
J
C
K
10
R
TT
5
Q3
2
6
Q3\
1
&
J2
J
C
K
K2
x
Q1\
8
9
11
&
Q3
Q4
x\
Q1
Q4\
1
K3
x
Q4\
Q1
1
&
&
x\
Q2
Q1
Q4
x
x
Q2\
x
Q2\
Q1\
TT
&
1
R
&
Q3\
Q4\
1
TT
Q2
3
Q2\
32
Висновки
В ході даного курсового проекта були вивчени різні схеми і засоби
організації перенесень в лічильниках. Так в синхронних лічильниках
перенесення здійснюється шляхом подачі на всі синхронізовані входи
тригерів одиничного імпульсу. Синхронними вони називаються тому, що
сигнал подається на всі входи тригерів одночасно (синхронно). У
асинхронних лічильниках сигнал подається лише в молодший розряд
лічильника і звідти далі в ході роботи лічильника розповсюджується на всю
решту тригерів. Тому в плані швидкодії вони сильно поступаються
синхронним лічильникам, та зате мають перевагу в плані своєї простоти.
Оволодів методами синтезу простих синхронних, асинхронних і
реверсивних лічильників. Як правило, для синтезу всіх трьох типів
лічильників достатньо синтезувати лише синхронний лічильник. Щоб
одержати асинхронний лічильник достатньо досліджувати результати
отримання синхронного, точніше часову діаграму його роботи. Реверсивний
лічильник виходить шляхом додавання парафазної змінної ~
x.
Також було набуто практичних навиків в складанні і дослідженні
33
різних схем спроектованих лічильників.
34
Перелік посилань
1. Организация ЭВМ, 5-е изд./ К.Хамахер, З.Вранешич, С.Заки. – СПб.:
Питер; Киев: Издательская группа BHV, 2003. – 848 с.: ил. – (Серия «Классика computer science»).
2. Таненбаум Э. Архитектура компьютера. – СПб.: Питер, 2002. – 704
с.: ил.
3. Препелиця Г.П. Комп’ютерна схемотехніка. Конспект лекцій. –
Одеса, Екологія, 2008. – 340 с.
4. Препелиця Г.П. Комп’ютерна схемотехніка. Практикум : навч.
посіб. / М-во освіти і науки; Одес. держ. екологічний ун-т. – Вид. 2-е,
перероб. і доп. – Одеса, Екологія, 2008. – 252 с.
5. Препелиця Г.П. Схемотехніка ЕОМ. Практикум: Навчальний посібник – Одеса, 2002. – 203 с.
6. Каган Б.М. Электронные вычислительные машины и системы. – М.:
Энергоатомиздат, 1985. – 552 с.
7. Великий В.І., Препелиця Г.П. Мікропроцесорні системи обробки
даних та управління в гідрометеорології: Навчальний посібник. – Одеса, Видво “ТЭС”, 2004. – 212 с.
8. Препелица Г.П., Сибиряков В.В. Метод синтеза асинхронных счетчиков с произвольным модулем и порядком счета. Сб. Гибридные вычислительные машины и комплексы, вып.7. Наукова думка, Киев, 1984. – с.82…87.
35
Додатки
Додаток А – Схема принципова синхронного лічильника,
що працює в коді 2421
Додаток Б – Схема принципова асинхронного лічильника,
що працює в коді 2421
Додаток В – Схема принципова реверсивного лічильника,
що працює в коді 2421
4
&
3
R
R
2
&
1
R
Y0
k
1
1
J TT
C
K
1
J TT
C
K
&
J TT
C
K
&
1
1
R
J TT
C
K
36
Синтез та дослідження схем лічильників з довільним модулем
та порядком лічення
№ докум. Подпись Дата
Разработ. Иванова Г.
Проверил.Перелигін Б.
Літера
Изм Лист
Схема синхронного
лічильника на JK-тригерах
Н.контр. РольщиковВ.
Додаток А
Масштаб
У
Лист 1
Затвердив Сербов М.Г.
Масса
Листів
3
ОГЭКУ, ФКН, гр. КН-3
37
1
1
J TT
C
K
R
1
1
J TT
C
K
R
1
1
2
J
C
K
TT
R
3
1
1
J
C
K
TT
R
4
k
Y0
Синтез та дослідження схем лічильників з довільним модулем
та порядком лічення
№ докум. Подпись Дата
Разработ. Иванова Г.
Проверил.Перелигін Б.
Изм Лист
Литера
Схема асинхронного лічильника
на JK-тригерах, працюючого
в коді 2421
Н.контр. РольщиковВ.
Додаток Б
Масштаб
У
Лист 2
Затвердив Сербов М.Г.
Масса
Листів
3
ОГЭКУ, ФКН, гр. КН-3
38
x
Q2\
Q1\
x
Q3
Q1
&
1
&
J4
J
C
K
K4
x\
Q2
&
x\
Q3\
Q2
&
x\
Q2
Q1
R
x\
Q4
Q2
&
x\
Q1
x
Q1\
x\
1
&
J3
&
1
8
9
11
J
C
K
10
R
&
5
Q3
2
6
Q3\
1
&
J2
J
C
K
K2
x
Q1\
TT
&
Q3
Q4
x\
Q1
Q4\
1
K3
x
Q4\
Q1
1
&
&
x\
Q2
Q1
Q4
x
x
Q2\
x
Q2\
Q1\
TT
&
1
R
TT
Q2
3
Q2\
&
Q3\
Q4\
1
t
Y0
1
J1 8
9
K1 11
J
C
K
10
R
TT
5
Q1
4
6
Q1\
Синтез та дослідження схем лічильників з довільним модулем
та порядком лічення
№ докум. Подпись Дата
Разработ. Иванова Г.
Проверил.Перелигін Б.
Литер
Изм Лист
Схема реверсивного
лічильника на JK-тригерах
Н.контр. РольщиковВ.
Додаток В
Масштаб
У
Лист 3
Затвердив Сербов М.Г.
Масса
Листів
3
ОГЭКУ, ФКН, гр. КН-3
Документ
Категория
Научные отчеты
Просмотров
20
Размер файла
684 Кб
Теги
муркина
1/--страниц
Пожаловаться на содержимое документа