close

Вход

Забыли?

вход по аккаунту

?

Зозуля (2)

код для вставкиСкачать
Министерство образования РФ
Новосибирский Государственный Технический Университет
Кафедра ВТ
Курсовой проект
по дисциплине «Организация ЭВМ»
Факультет: АВТ
Группа: АМ-010
Студент: Зозуля М.С.
Преподаватель: Гребенников В.Ф.
Новосибирск 2000 год.
Содержание.
Стр.
Задание на курсовой проект
3
Разработка структурной схемы ЭВМ
4
Разработка основных блоков ЭВМ
1.
Центральный процессор.
4
2.
Система прерываний
7
3.
Блок основной памяти
8
4.
Система ввода – вывода
9
5.
Блок синхронизации
10
6.
Таймер
10
7.
Монитор
11
8.
Клавиатура
12
Разработка арифметического сопроцессора
16
Список литературы.
19
Приложение 1
20
Приложение 2
20
2
Цель курсового проекта:
Углубление и закрепление теоретических знаний, приобретение навыков
разработки узлов ЭВМ на структурном, функциональном и алгоритмическом
уровнях.
Задание на курсовой проект.
Разработать структурную схему гипотетической ЭВМ, функциональную схему и
алгоритм работы конкретного блока, входящего в состав этой ЭВМ.
Курсовой проект состоит из двух частей:
Первая часть посвящена разработке структурной схемы гипотетической
ЭВМ, описанию ее функционирования. В состав ЭВМ входят как общие для всех
вариантов блоки, так и дополнительные, определяемые индивидуальным
заданием.
Вторая часть проекта посвящена разработке функциональной схемы и
алгоритмов работы конкретного блока, входящего в состав ЭВМ, и их детальному
описанию.
Исходные данные к курсовому проекту:
В состав ЭВМ должны входить следующие блоки (типовое задание):






центральное процессорное устройство (ЦПУ)
оперативная память (ОП)
система прерывания программ (СПП)
система ввода-вывода (СВВ)
монитор и клавиатура
блок синхронизации (БС)
Индивидуальные исходные данные:





архитектура ЭВМ - трех шинная
организация ОП – обычная
сопроцессор ввода/вывода в селекторном режиме
система прерываний – радиальная с обработкой на макроуровне
разрабатываемый блок – арифметический сопроцессор, деление
3
Разработка структурной схемы ЭВМ.
В соответствии с заданием принята трех шинная организация ЭВМ:

шина данных (ШД) – обеспечивает обмен данными между всеми основными
блоками ЭВМ – 16р.

шина адреса (ША) – используется для задания адреса памяти. Им может быть
как адрес в ОЗУ, ПЗУ так и адрес видеопамяти контроллера монитора – 16р.

шина управления (ШУ) – по этой шине осуществляется передача сигналов
управления между блоками ЭВМ.
Такая структура обеспечивает три вида передачи данных:
• процессор <=> память;
• процессор <=> интерфейс;
• память <=> интерфейс.
В первых двух видах передачей данных управляет процессор. Память и интерфейс по
управляющему сигналу от процессора осуществляют передачу данных.
Структурная схема ЭВМ изображена в Приложении 2.
Разработка основных блоков ЭВМ:
Центральный процессор
В состав центрального процессора входит операционный блок, включающий в себя
процессорную секцию и умножитель, и микропрограммное устройство управления. МУУ
осуществляет управление работой ОБ, а операционный блок - арифметические, логические,
сдвиговые операции, выполняет инструкции МУУ.
Операционный блок
С приходом положительного фронта синхросигнала данные из регистра RGDin
поступают на локальную шину данных. В зависимости от управляющей инструкции для CPU
над данными производится какая-либо операция. После выполнения, с шины Y данные
поступают одновременно в регистр адреса памяти (РАП), в выходной регистр данных (RGDout)
и MPL, в зависимости, от микрокоманды данные предназначаются для одного из приёмников.
В зависимости от результата операции формируется флаг условного перехода и передается на
вход условия МУУ. Адреса РОН и код условия могут браться как из регистра команд (RGK),
так и регистра микрокоманд (RGMK), выбор осуществляется из RGMK путем подачи
управляющего бита на мультиплексоры MUX1 и MUX2 соответственно.
Т.к. источником данных и адресов является CPU на пересылку их в RGDout и RGA
необходимо израсходовать 2-а цикла (1- RGA, 2-RGDout). Во избежании порчи содержимого
RGA во 2-м цикле необходимо запретить запись в него.
Мультиплексор MUX2 на входах управления выбором кода условия Т[3..0] CPU позволяет
задавать условие как из RGkom, так и из RGMK при команде условного перехода. Запись во
внутренний регистр данных возможна только если шина Y работает как входная (аналогично с
выводом данных). Запись в регистр состояния возможна только при разрешении инструкции.
4
Рис.1 Структурная схема операционного блока
Микропрограммное устройство управления.
В качестве секвенсора микрокоманд в блоке микропрограммного управления
используется устройство со структурой аналогичной секвенсору 1804ВУ4. Довольно широкие
возможности этого прибора позволяют гибко адресовать микропрограммную память. У него
существует возможность выборки адреса следующей команды из разных источников (с ПНА,
из регистра микрокоманд, из внутреннего регистра, а также из внутреннего счетчика), что
позволяет в микроподпрограмме реализовывать переходы, а также использовать в БМУ
конвейерную структуру.
Код операции из регистра команд поступает на вход преобразователя начального адреса,
который представляет собой комбинационную схему, структура которой зависит от системы
команд и микропрограмм, соответствующих этим командам и их распределению в памяти
микропрограмм. С ПНА выдается адрес подпрограммы. Секвенсор выбирает источник адреса и
выдает его на адресные входы микропрограммной памяти.
Из памяти выбирается микрокоманда и попадает в регистр микрокоманд. Микрокоманда
хранится в регистре микрокоманд в течении времени ее выполнения( т.е. 1 такт). В момент,
когда микрокоманда начинает выполняться, секвенсор формирует адрес следующей
микрокоманды.
Конвейер позволяет повысить производительность ЭВМ. Однако, при условных или
безусловных переходах эффективность конвейера равна нулю, т.к. адрес следующей
микрокоманды поступает из текущей микрокоманды, т.е. операционный блок простаивает один
такт. Но так как отсутствие операций перехода значительно сокращает возможности ЭВМ, то в
разрабатываемой структуре реализована возможность таких переходов.
Для устранения конфликтов между выходами ПНА и RG MK (а точней той частью,
которая отвечает за адрес перехода) задействованы выходы секвенсора, которые управляют
разрешением выборки адреса или из ПНА (выход МЕ) или из регистра микрокоманд (выход
РЕ).
Переход возможно осуществлять не только микропрограммно, но и программно. При
этом адрес перехода подается на вход процессорной секции через регистр команд, а затем на
регистр и шину адреса. Из регистра слова состояния выбирается необходимый признак (с
помощью мультиплексора) и подается на вход СС, причем предусмотрена возможность
проверять и знак, и инверсию знака (с помощью схемы ИСКЛЮЧАЮЩЕЕ ИЛИ). Переход
будет осуществлен в случае, если вход разрешения перехода (ССЕ) установлен в состояние
логической 1, и на вход СС подана логическая 1, если ССЕ=1 и СС=0, то выполнится
5
следующая микрокоманда, а если ССЕ=0, то независимо от состояния входа СС будет
осуществлен безусловный переход. Аналогично можно тестировать не только флаги регистра
слова состояния, но и флаг, выставляемый контроллером прерываний.
Код операции содержит 8 разрядов. Это позволяет реализовать до 256 инструкции,
выполняемых ЭВМ.
DB
RGrkom
Адреса РОН, условие перехода
(на вх. MUX1,2 ОБ)
КОП
RST
ПНА
АП
LDB
I
CТ из ОБ
SEQ MK
МПП
RGMK
УСА
ОР
Управ. Тц
В
блок
синхронизации
В ОБ и ОП
Рис.2 Структурная схема МУУ
6
Система прерываний.
Прерывание
№!РО
Таймер
0
Клавиатура
1
Канал
2
ввода/вывода
СОМ1
COM2
Контроллер
винчестера
Контроллер
дисководов
LPT1
Часы
резерв
резерв
резерв
резерв
резерв
резерв
резерв
Уровень
приоритетно
0
сти
0
0
3
4
5
2
2
2
6
2
7
8
9
10
11
12
13
14
15
2
1
1
1
1
1
1
1
1
Прерывания представляют собой определенное средство изменения последовательности
состояний в ответ на внешние асинхронно происходящие события (запросы на прерывание).
Функции системы прерываний:
• организация вхождения в прерывающую программу;
• организация приоритетного выбора между запросами, поступающими одновременно;
• организация возврата в прерванную программу.
Реализация прерываний оказывает значительное воздействие на производительность и гибкость
системы. Поэтому следует всё тщательно продумать при выборе того или иного варианта
структуры прерываний.
Использование микросхемы КМ1804ВН1 позволяет нам реализовать схему векторного
приоритетного прерывания с возможностью наращивания до 16 аппаратных прерываний.
По другому такая схема носит название структуры системы прерываний с несколькими
линиями запроса или радиальной структуры (см. Рисунок 8). В этой структуре предусмотрена
своя линия запроса для каждого устройства. Структура с несколькими линиями запроса
позволяет достичь наименьшего времени ответа, так как в ней устройство, пославшее запрос на
прерывание, может быть сразу же идентифицировано. Эта структура обеспечивает также
довольно простую реализацию входящего в состав периферийного устройства интерфейса,
схема которого сводится, вообще говоря, к единственному триггеру запроса на прерывание.
Структура с несколькими линиями запроса позволяет сопоставить каждому уровню приоритета
(устройству) один разряд маски. Таким образом мы можем аппаратные прерывания будут более
приоритетны в порядке, описанном вышеприведённой таблицей. Данное распределение
приоритетов ориентируется на стандарт IBM/PC.
Сигналы прерываний поступающие на входы INR7-INRO устройства управления
прерываниями, преобразуются в вектор (в простейшем случае это простая шифрация).
Полученный вектор поступает в дешифратор векторного адреса (ПЗУ), где происходит
вычисление начального адреса микропрограммы, который нужно загрузить в секвенсор. Все
функции прерываний имеют один общий фрагмент - это сохранение параметров
выполняющейся в данный момент процедуры и восстановление их после завершения
обработки вектора прерывания. Общая структурная схема будет выглядеть следующим
образом:
7
Рис.3 Структурная схема системы прерываний
Блок основной памяти.
Блок основной памяти состоит из ПЗУ объемом 64 Кслов и ОЗУ объемом 640 Кслов. Изза малой разрядности шины D/A выбран вариант базовой адресации основной памяти.
Адресное пространство разбито на банки памяти объемом по 64 Кслова. Базовый адрес,
т.е. номер банка памяти расположен в базовом регистре. Под эти цели выделен специальный
регистр в регистровом файле микропроцессорной секции. При обращении к памяти вначале в
базовый регистр памяти RG BASE заносится база (или номер банка памяти). Далее этот адрес
дешифрируется и с помощью сигнала CS выбирается банк памяти. По шине адреса/данных
передается смещение в выбранном банке и производится операция чтения/записи в память.
Первый банк памяти занимает ПЗУ, следующие 10 - ОЗУ.
Управление регистром RG BASE и дешифратором DC BASE осуществляется с помощью
сигналов управления по шине управления из ЦП.
Операция (либо чтение, либо запись) выбирается с помощью сигнала управления “W/R”
из ЦП. Этот сигнал подается на все входы ОЗУ и ПЗУ. При попытке записи данных в ПЗУ оно
сигналом “W/R” устанавливает свои выходы в третье состояние и таким образом запись
невозможна.
При данной организации ОП существует возможность наращивания объема ОП путем
добавления новых банков. В разрабатываемой структуре используется 11 банков памяти, т.е.
4 разряда базового регистра. Используя 16 разрядов базового регистра можно адресовать до
4 Гслов памяти.
Шина данных
Шина адреса
Шина управления
Контроллер ОП
ОЗУ
ПЗУ
Рис.4 Структурная схема основной памяти
8
Система ввода-вывода.
СВВ служит для обмена данными между периферийными устройствами (ПУ) и ОП. Для таких
устройств, как накопители на магнитных дисках, лентах желательно чтобы обмен с ОП
происходил с достаточно большой скоростью. Поэтому для ЭВМ с магистральной структурой
предпочтительным будет ввод-вывод с ПДП.
Данный способ ввода-вывода освобождает ЦП от необходимости управлять обменом данных и,
следовательно, во время пересылки ЦП имеет возможность выполнять другие задачи. Правда
для этого команды ввода должны следовать в программе заранее до потребности в данных,
либо процесс инициировавший ввод должен быть отложен до завершения ввода (в
многозадачной операционной среде).
Для возможности сопряжения ЭВМ с несколькими ПУ разрабатываемый контроллер ПДП
должен иметь централизованную структуру и уметь обрабатывать запросы от ПУ.
Контроллеры ПУ обычно имеют несколько программно доступных регистров: команд, адреса,
числа слов. При обработке команды ввода-вывода ЦП записывает необходимые данные в эти
регистры, что побуждает контроллер ПУ выставить запрос на ПДП.
Рис.3 Селекторный канал
Контроллер ПДП, выявив запрос, выставляет сигнал подтверждения для данного ПУ, на что
контроллер ПУ по очереди выставляет на шину данных содержимое своих регистров
(происходит инициализация контроллера ПДП).
Далее происходит обмен под управлением контроллера ПДП и освобождение шины. Число
слов, передаваемых за один захват шины определяется быстродействием ПУ, но не должно
быть велико чтобы дать возможность процессору обращаться к памяти.
Большое значение при проектировании имеет выбор структуры канала разрабатываемого
контроллера ввода/вывода. Что касаемо данного проекта, то особой свободы здесь нет:
предполагается, что контроллер имеет селекторный канал.
Селекторный канал предназначается для монопольного обслуживания одного ПУ. При работе с
селекторным каналом ПУ после пуска операции остается связанным с каналом до окончания
цепи операций. Запросы на обслуживание от других ПУ, так же как и новые команды пуска
операций ввода-вывода от процессора, в это время не воспринимаются каналом: до завершения
цепи операций селекторный канал по отношению к процессору представляется занятым
устройством.
Управляющее слово выбирается селекторным каналом один раз в начале операции и
содержится до окончания всех предписанных действий в триггерных регистрах канала.
Необходимые изменения текущих параметров операции производятся быстро с помощью
соответствующих действий над содержимым триггерных регистров. Таким образом, все
средства селекторного канала монополизируются на время операции одним ПУ. Можно
считать что селекторный канал содержит только один подканал (комплекс средств, выделенных
для обслуживания одного ПУ), как это показано на рисунке 9.
Вследствие отсутствия
потерь
времени
на перезапоминание текущих параметров операции ввода-вывода
селекторный канал обладает высокой степенью готовности к обслуживанию пущенного
им устройства и предназначается для работы с быстродействующими устройствами, которые
9
могут терять информацию вследствие задержек в обслуживании (ЗУ на магнитных лентах,
дисках и др.).
Блок синхронизации.
Блок синхронизации (БС) предназначен для обеспечения синхронной работы всех узлов
ЭВМ. В его задачи входит генерация синхропоследовательностей заданной формы и
длительности для ЦП, таймера, контроллеров, ОП и других устройств, входящих в состав ЭВМ.
В качестве основы для построения БС
можно использовать
микропрограммируемый тактовый
генератор (например 1804ГГ1) . Это
позволит реализовать переменную
длительность такта для ЦП, что поможет
несколько повысить его
производительность.
Использование микросхемы КМ1804ГГ1 в
качестве системного тактового
генератора, предназначенного для
применения в составе блоков
синхронизации центральных процессоров
Рис.5 Схема блока синхронизации
микро-ЭВМ и других вычислительных
устройствах в качестве задающего
тактового генератора, дает целый ряд очевидных преимуществ. Микросхема имеет
стабилизированный с помощью внешнего кварцевого резонатора генератор опорной частоты от
1 до 30 МГц, микропрограммируемую длительность цикла тактовых импульсов от 3 до 10
периодов опорной частоты, состояния "работа", "останов", "ожидание", "шаговый режим".
Данные характеристики позволяют использовать эту микросхему для обеспечения синхронной
работы всех узлов ЭВМ.
Таймер.
Большинство микроЭВМ содержит источник реального времени - часы и таймер. Таймер
предназначен для деления машинного времени на временные интервалы для эффективного
использования процессора при работе с периферийными устройствами. Он обеспечивает
совместную работу ЦП и ПУ в реальном масштабе времени, осуществляя разбиения
машинного времени на равные интервалы времени(например по 20 мс). В состав таймера
входят схемы, необходимые для:
• запроса и получения канала;
• формирования вектора прерывания;
В качестве таймера можно использовать микросхему
КР580ВИ53 предназначенную для организации работы
микропроцессорной системы в режиме реального времени.
Реализация данного программируемого таймера позволяет
работать с тремя независимыми 16-разрядными каналами с
общей схемой управления, при этом каждый канал способен
работать в шести режимах (программирование режимов работы
каналов осуществляется индивидуально и в произвольном
Рис. 6. Схема таймера.
порядке путем ввода управляющих слов в регистры режимов
каналов, а в счетчики
10
запрограммированного числа байтов). Управляющее слово определяет режим работы
канала, тип счета (двоичный или двоично-десятичный), формат чисел (одно- или
двухбайтовый), разрешение или запрещение работы канала. При этом некоторым
затруднением будет, 8-разрядный двунаправленный канал подключения к шине данных,
т.к. разрядность нашей вычислительной системы 16 разрядов. Это можно обойти
следующим методом. Т.к. таймер представляет собой программно-доступный счётчик в
который можно записать
значение, обращаясь к
определённому
порту
периферийного устройства, то по
окончании отсчета числа,
загруженного в счетчик, на
выходе канала устанавливается
напряжение высокого уровня и
сохраняется до загрузки нового
значения. Сигнал переполнения
содержимого счётчика служит
запросом на прерывание (или
сигналом условия для
контроллера), по которому
происходит увеличение второго
Регенерация памяти и увеличение счетчика
счетчика (следующего канала). С
времени по адресу 0040:006С (IBM/PC)
помощью таймера можно задавать
Рис. 7. Схема работы таймера.
определённые промежутки времени, по истечении
которых происходит прерывание. Это можно использовать для - time-out для различных
прикладных программ. Особенное применение прерываний таймера основанное на
независимости работы микросхемы от процессора - регенерация оперативных запоминающих
устройств, т.е. например каждые 55 мс таймер выдаёт запрос на прерывание наивысшего
приоритета, по наступлении которого производится регенерация памяти.
Таким образом, микросхема КР580ВИ53 действует как часы реального времени - она считает
свои импульсы независимо от того, что происходит в компьютере. По истечении
максимального программируемого интервала равного времени регенерации ОЗУ,
происходит прерывание (IBM/PC - INT 8), по которому происходит регенерация памяти и
изменение счетчика, находящегося в памяти по определенному адресу - такое накопление
обычно называют подсчетом времени суток, при выполнении данного прерывания процессор
останавливается.
Управляющими сигналами для таймера являются, сигналы каналов, разрешающие или
запрещающие счет, сигналы выбора каналов, а также входы write/read и вход выбора
микросхемы. Максимальное значение счета: в двоичном коде 216; в двоично-десятичном коде
104, а частота синхронизации каналов 0-2,5 МГц.
Монитор.
Для получения итоговых данных, для постоянного наблюдения за различными действиями
вычислительной машины используется электронно-лучевая трубка и ряд устройств,
обеспечивающих отображение на ней информации - монитор. Монитор способен выводить
текстовую и графическую информации ЭВМ для пользователя, отображать текущие данные и
всевозможные изменения в системе.
11
Монитор как и всякое другое периферийное устройство подключается через контроллер
(видеоадаптер) к системной шине.
Следует отметить, что монитор является пассивным
устройством, которое не выдает данные и управляющие
сигналы, а просто отображает информацию
динамически изменяющуюся информацию, которая
хранится по определенным адресам в ОП. Обычно в памяти
хранится несколько "экранов" (страниц), вывод же
производится с текущей. Это предусматривает
применение графического ускорения, т.е. массивное
изменение информации на текущей странице вызовет
мерцание на экране и долгую перерисовку особенно
графических объектов. Этого можно избежать заранее
Рис.8 Схема подключения
подготовив дополнительную страницу видеоизображения и
монитора
присвоить ей номер текущей видеостраницы. Вывод
текущей видеостраницы производится каждые 17мс (60 Hz) при этом информация считывается
в ЗУ видеоадаптера определённой ёмкости (объём ЗУ видеоконтроллера определяет
разрешение изображения). Отображение информации ЗУ видеоадаптера происходит
независимо от процессора.
Клавиатура.
Клавиатура является одним из основных устройств ввода, обеспечивающих интерактивное
общение пользователя с ЭВМ. Она содержит микропроцессор (контроллер клавиатуры),
который воспринимает каждое нажатие на клавишу и выдает последовательный скан-код.
Скан-код - это однобайтовое число, младшие 7 бит которого представляют
идентификационный номер, присвоенный каждой клавише, а старший 8-ой бит кода говорит о
том, была ли нажата клавиша (бит = 1, код нажатия) или освобождена (бит = 0, код
освобождения). Таким образом, каждое нажатие клавиатуры дважды регистрируется в
контроллере клавиатуры, подключенного к системной шине ЭВМ, которые также
преобразует последовательный скан-код в параллельный.
При поступлении скан-кода из порта вызывается
прерывание клавиатуры, приоритетность
которого меньше таймера, но выше всех
остальных периферийных устройств. Процессор
моментально прекращает свою деятельность
(работу) и выполняет процедуру,
анализирующую скан-код, которые может
содержать управляющий код, например: "CtrlBreak".
Для того, чтобы ЦП успевал
обрабатывать все нажатия клавиш, контроллер
Рис. 16. Схема подключения клавиатуры , клавиатуры должен иметь буфер FIFO. Обычно
он занимает непрерывную, постоянную область адресов памяти. И два указателя хранят
позиции головы и хвоста строки символов, находящихся в буфере в текущий момент. Новые
нажатия клавиш сохраняются в позициях, следующих за хвостом, и соответственно обновляют
указатель хвоста буфера. Считывание же происходит по указателю головы строки символов.
Такая конструкция позволяет легко очищать буфер, для этого надо установить значение
указателя головы значению указателя хвоста. Иногда применяют отдельный буфер, что влечет
за собой увеличение и усложнение электронных схем.
12
Разрабатываемый блок: Арифметический сопроцессор.
Арифметический сопроцессор построен на основе умножителя IDT7217L16, и
предназначен для ускорения работы основного процессора при выполнении операций
умножения и деления.
Взаимодействие микропроцессора и сопроцессора осуществляется по схеме
последовательного выполнения операций, т. е. пока работает сопроцессор, то основной ждет.
Фактически арифметический сопроцессор является составной частью ОБ, т.к. и умножитель, и
МПС управляются одним микропрограммным устройством управления.
Для выполнения умножения необходимо загрузить во входные регистры умножителя
операнды, причем это надо сделать поочередно, т.к. шина - 16-разрядная.
После выполнения умножения полученное 16- или 32-разрядное произведение из
внутренних выходных регистров умножителя подается на вход Y МПС, где происходит его
запоминание в РОН или в RGDout. Также результат можно сразу занести в Рг.Y, что
оказывается полезным например при выполнении операции возведения в степень.
Алгоритм операции деления (с плавающей точкой).
Для выполнения деления используется алгоритм, включающий в себя умножение. При этом
используется следующая итерационная формула:
yi+1 = yi (2 - yi C), i=0,1,2,…
Q=A/C, где A-делимое, С-делитель
Эта формула позволяет вычислять величину 1/С,
а y0 , y1 , y2 ,… - последовательные приближения этой величины.
Если первое приближение 0<y0<2/C, то yi→1/С при i→∞. Для выбора y0 используется
гипербола, зашитая в таблицу, находящуюся в МПП. При этом достигается точность y0 до 8-9
верных двоичных разрядов.
Число итераций определяется необходимой точностью результата, например, для
получения 15-разрядного частного выполняется одна, а для 30-разрядного – две итерации (т.е.
для такой точности y0 точность результата при каждой итерации удваивается).
Рассмотрим работу сопроцессора при выполнения операции деления:
Путем сдвига в МПС нормализуется делитель С так, что 1/2<С<1.
Преобразованный С подается на вход секвенсера и затем на МПП, где из
таблицы происходит выборка микрокомманды, содержащей в поле константы нужный y0. Этот
коэффициент заносится в Рг.Y умножителя.
Делитель С заносится в Рг.Х. Происходит умножение yi-1 С.
В МПС производится операция 2-yi-1С. Результат – в Рг.Х.
В Рг.Y все еще yi-1, перемножаем: yi = yi-1 (2- yi-1С), резултат – в Рг.Y
Выполняем пункты 3,4,5 три раза (для точности результата в 32 разряда). В
результате yi =1/С.
В итоге частное Q= yi A .
13
Приложение 1
Функциональная схема операционного блока
ШД
ША
[0..36] – шина управления.
14
15
Приложение 2
Структурная схема ЭВМ
ОЗУ
ПЗУ
Контроллер ОП
Периферийные устр.
Клавиатура
Монитор
Сопроцессор в/в
Контроллер
клавиатуры
Адаптер
монитора
Таймер
ШУ
ША
ШД
Запросы от
системных и
периферийных
устройств
вектор
Контроллер
прерываний
запрос на
прерывание
ЦП
16
Блок
синхронизации
Ко всем
тактируемым
узлам ЭВМ
Документ
Категория
Компьютеры и периферийные устройства
Просмотров
1
Размер файла
434 Кб
Теги
зозуля
1/--страниц
Пожаловаться на содержимое документа