close

Вход

Забыли?

вход по аккаунту

?

Кивилёв

код для вставкиСкачать
Новосибирский государственный технический университет
Кафедра вычислительной техники
Курсовой проект
по дисциплине
«О р г а н и з а ц и я ЭВМ»
Группа:
АМ-015
Студент:
Кивилёв Д.С.
Преподаватель:
Гребенников В.Ф.
Новосибирск, 2003
Оглавление
1. Введение
3
2. Задание
3
3. Доопределение исходных данных
3.1. Форматы машинных команд
3.2. Типы адресации
3.3. Типы и форматы данных
4
4
4
6
4. Разработка структурной схемы ЭВМ
4.1. Обобщенная структурная схема ЭВМ
4.2. Центральный процессор
4.2.1. Операционный блок
4.2.2. Микропрограммное устройство управления
4.3. Основная память
4.4. Блок синхронизации
4.5. Система прерываний
4.6. Периферийные устройства ЭВМ
4.6.1. Устройства ввода-вывода
4.6.1. Внешние ЗУ
4.7. Таймер
7
7
9
10
12
13
16
17
18
18
20
21
5. Разработка принципиальной схемы КЭШ-команд
23
6. Заключение
27
7. Литература
27
8. Приложение
2
1. Введение
Целью курсового проектирования является углубление и закрепление
теоретических знаний, приобретение навыков разработки узлов ЭВМ на структурном,
функциональном и алгоритмическом уровнях.
Курсовой проект посвящен разработке структурной схемы гипотетической ЭВМ и
принципиальной схемы, указанного в задании, блока, входящего в состав этой ЭВМ.
2. Задание









Общие исходные данные:
В состав ЭВМ входят следующие блоки:
 центральное процессорное устройство (ЦПУ);
 оперативная память (ОП);
 система прерывания программ (СПП);
 система ввода-вывода (СВВ);
 блок синхронизации (БС);
 таймер;
 монитор и клавиатура.
Основные параметры ЭВМ:
 адресность ЭВМ - двухадресная;
 длина команды - переменная.
Разрядность ЭВМ и минимальный объем оперативной памяти:
 разрядность – не менее 16;
 емкость ОП – не менее 4М*16bit.
Индивидуальные данные:
Структура ЭВМ – двухшинная, мультиплексированная шина адреса/данных.
Оперативная память – сегментно-страничная.
КЭШ- команд и буфер TLB.
Система прерываний – цепочечная на уровне команд.
Ввод-вывод – по прерываниям, без контроля.
КЭШ – команд – принципиальная схема.
3
3. Доопределение исходных данных
3.1. Форматы машинных команд
Команда состоит из одного или двух 32-разрядных слов и должна размещаться в
основной памяти с соблюдением целочисленных границ слов.
В 32-х разрядной команде в поле команды, занимающей 2-а левых байта,
находится код операции. За этим полем следует два 8-и разрядных поля, определяющих
адреса используемых в команде РЗУ. Формат 32-х разрядной команды приведен на рис.
3.1.
КОП
R2
R1
31
15
7
0
Рис. 3.1. Формат 32-х разрядной команды.
КОП
31
R1
15
R2
7
0
d
31
0
Рис.3.2. Формат 64-х разрядной команды.
Для ЭВМ с микропрограммным управлением простой формат команды является
наиболее эффективным.
3.2. Типы адресации
Команда типа регистр-регистр
КОП
31
R2
R1
15
7
0
Рис. 3.3 Команда типа регистр-регистр(RR)
КОП – код операции;
R1 – регистр источник данных;
R2 – регистр источник/приемник данных.
Команда типа регистр-память
КОП
31
X2
R1
15
7
0
Рис. 3.4. Команда типа регистр-память (RS)
КОП – код операции;
R1 – регистр источник/приёмник данных;
X2 – адрес приёмника/источника данных.
Команда типа память-память
КОП
31
Х1
15
x2
7
Рис. 3.5. Команда типа память-память (SS)
КОП – код операции;
4
0
Х1 – адрес источника данных;
X2 – адрес приёмника данных.
Регистр - индексируемая память
КОП
31
R1
15
X2
7
0
0
d
31
Рис. 3.6. Команда типа регистр–индексируемая память
0
КОП – код операции;
R1 – регистр источник данных;
Х2 – адрес приёмника данных;
d - смещение.
Регистр – память – непосредственные данные
КОП
31
R1
15
X2
7
0
0
I
31
0
Рис. 3.7. Команда типа регистр-память-непосредственные данные
КОП – код операции;
R1 – регистр источник/приемник;
Х2 – регистр содержащий адрес ячейки памяти;
I - непосредственные данные.
«Ветвление и переходы» (с прямой адресацией)
КОП
31
Не используется
15
0
0
Adr
31
0
Рис. 3.8. Команда типа ветвления (с прямой адресацией)
КОП – код операции;
Adr – физический адрес;
5
«Ветвление и переходы» (с косвенной адресацией через регистры процессора)
КОП
31
Не
используется
R1
15
7
0
0
d
31
0
Рис. 3.9. Команда типа ветвления (с косвенной адресацией)
КОП – код операции;
R1 – регистр источник адреса;
d - смещение.
Шестнадцатиразрядный код операции позволяет представить 4096 разнообразных
команд. В зависимости от кода операций любой регистр может служит либо
аккумулятором, либо индексным регистром.
3.3
Типы и форматы данных
Все данные имеют формат 32 бит и хранятся в памяти в виде 32-х разрядных слов,
при считывании из памяти и записи в память действия производятся над 32-х разрядным
словом.
6
4. Разработка структурной схемы ЭВМ
Проектирование структуры заключается в определении состава микроЭВМ и
способов взаимодействия, содержащихся в ней устройств.
Для разработки детализированной структуры ЭВМ необходимо понимание
взаимодействия элементов системы м/у собой, поэтому необходимо ввести подуровни
схемного описания (от высшего к низшему).
В начале рассматривается взаимодействие основных элементов системы, далее
элементы системы будут рассматриваться как отдельные подсистемы и т.д. Затем, как по
рекурсии, необходимо подниматься вверх в структурном описании систем и подсистем.
Первый этап. Рассмотрение обобщенной структуры взаимодействия элементов
ЭВМ.
4.1. Обобщенная структурная схема ЭВМ
ЭВМ с хранимой программой может быть определена как машина, обрабатывающая
данные в соответствии с заранее определенными правилами (инструкциями), при этом
программа (набор инструкций) и данные находятся в памяти машины (рис. 4.1.1).
Центральный
процессор
(ЦП)
Основная память
(ОП)
Рис. 4.1.1. Базовая схема ЭВМ с хранимой программой
Для загрузки программы и данных в память, а также для вывода результатов
обработки из памяти необходим какой-либо способ связи с внешними объектами. Этой
цели служат устройства ввода-вывода (рис. 4.1.2).
ЦП
ОП
ввод-вывод
внешняя среда
Рис. 4.1.2. Базовая схема ЭВМ с устройствами ввода-вывода
При каждом обращении к памяти по определенному адресу центральный процессор
(ЦП), как правило, выполняет операцию чтения или записи одного слова памяти [1].
На рис. 4.1.2. показана структура с одним общим интерфейсом. Она предполагает
наличие общей шины (магистрали), к которой подсоединяются все модули, в
совокупности образующие ЭВМ: процессор, основную память и периферийные
устройства.
На рис. 4.1.3 представлена структура с небольшими структурными уточнениями.
В данной структуре в каждый момент через общую шину может происходить
обмен данными только между одной парой присоединенных к ней модулей. Т.о. модули
ЭВМ разделяют во времени один общий интерфейс, причем процессор выступает как
один из модулей системы.
7
Общая шина
Контроллер
ПДП
Контроллер
ПУ
ЦП
ОП
ПУ
ПУ
ПУ
Рис. 4.1.3. Структурная схема ЭВМ с общей шиной
Периферийные устройства (ПУ) присоединяются с помощью блоков управления
(контроллеров) периферийными устройствами, осуществляющих согласование форматов
данных, используемых в ПУ с форматом принятом для передачи по общей шине.
Последний (формат данных) обычно соответствует машинному слову процессора и/или
информационной ширине магистрали.
Однако такой способ обмена мало подходит для ПУ с поблочной передачей данных
(ЗУ на дисках, лентах и некоторые другие ПУ). В этом случае применяют прямой доступ к
памяти и контроллеры ПДП.
В данной структуре, представленной на рис. 4.1.3, процессор не полностью
освобождается от управления операциями ввода/вывода. Более того, во время операции
передачи данных магистраль оказывается занятой, а связь процессора с памятью
блокированной, что, естественно, ведет к снижению производительности ЭВМ [2].
Естественно, что на рис. 4.4 изображенная структура показана лишь в общих
чертах без изображения некоторых важных деталей: управляющей шины (CB), по которой
устройства получают управляющие инструкции, а также служебные сигналы (например,
сигнал отказа источника питания и т.п.); блок синхронизации, который необходим для
выработки системного синхросигнала; линии прерываний и т.д. Учитывая данные
замечания, структурную схему, разрабатываемой ЭВМ, можно представить следующим
образом.
AB/DB
CB
INTR
ОП
Процессор
КПД
INTA
ПУ
ПУ
Контроллер
ПУ
К устройствам
Контроллер
ПУ
…
…
Блок
синхронизации
КПД
…
INTA
ПУ
…
ПУ
INTR
…
Рис. 4.1.4. Упрощенная структурная схема ЭВМ
8
ПУ
Примечание к рис. 4.1.4:
AB/DB – группа линий для передачи данных и адреса, имеющую разрядность равной
принятой разрядности в данной ЭВМ (32 разряда).
CB – группа линий управления, включающая (указаны основные линии):
SYNC – синхронизация;
DIN – строб входной информации;
DOUT – строб выходной информации;
BS7 – выбор периферийного устройства;
RPLY – ответ;
Управление прерываниями:
INTR – линия запроса на прерывание
INTA – линия разрешения прерывания
Операции считывания производят передачу информации от исполнителя задатчику,
а операции записи – в обратном направлении. Вид операции задается комбинацией
управляющих сигналов, которые задатчик посылает исполнителю.
Так же в приложении приведена детализированная структурная схема
разрабатываемой ЭВМ.
4.2. Центральный процессор
AB/DB
СB
1
2
Микропрограммное
Устройство
Управления
(МУУ)
3
Код ветвления
4
Операционный
Блок
(ОБ)
Рис. 4.2.1. Структурная схема центрального процессора
Пояснения к рис.4.2.1:
1- Команда (Kom)
2- Управляющие инструкции
3- Вх/Вых. данных в/из ОБ и адресов для ОП
4- Поступление в ОБ управляющего слова
Собственно, начать анализировать структурную схему процессора (рис.4.2.1) стоит
с рассмотрения принципа микропрограммного управления сформулированного Уилксом в
1961 году.
Принцип микропрограммного управления заключается в хранении управляющих
слов, выполняющих элементарные действия в течении цикла, и выборки их с помощью
секвенсора (SEQ). На этом принципе и основывается конструируемый процессор и
следовательно ЭВМ.
Таким образом МУУ хранит в микропрограммной памяти(МПП) и выбирает
управляющие слова (т.е. МК) из МПП, передаёт их в качестве управляющих слов ОБ и
другим устройствам (например блок синхронизации). Естественно, принимая
управляющие слова, устройствами выполняются соответствующие инструкции.
9
Работа с ОП осуществляется через ОБ. ОБ вычисляет адрес ячейки для
чтения/записи и принимает/передаёт данные из/в ОП.
Естественно, что ОБ может принимать/передавать данные не только из/в ОП, но и
с/в внешних/ие устройств/а.
После рассмотрения обобщенной структурной схемы процессора можно
спускаться на нижние уровни схемного описания системы.
4.2.1. Операционный блок
Первый уровень представления операционного блока (ОБ), как элемента системы,
представляется как взаимодействие ОБ в системе операционной части процессора (рис.
4.2.1).
Из рис. 4.2.1 видно, что взаимодействие ОБ с другими элементами системы
осуществляется через шину AB/DB, управление ОБ осуществляется МУУ, ОБ так же
может влиять через линию «статус» на формирование следующего адреса
микропрограммы (МП) (код ветвления). К шине AB/DB могут подключаться другие
устройства, для этого необходимо, чтобы выходы данных ОБ имели тристабильные
состояния, которые должны управляться входами разрешения OEY , т.е. из полей
микрокоманды (МК). Разрешение записи в RGDin необходимо для снижения нагрузки на
DB, т.е. на устройства работающие на ней.
Для одновременной работы устройств ОБ необходим системный синхросигнал.
После выяснения общей структурной схемы можно “опускаться” на более
низкий уровень структурного описания.
AB/DB
RGDin
RGA/Dout
LDB
Const
MUXA
MUXB
Бит ветвления
на МУУ
INT
Центральный
процессорный элемент
(ЦПЭ)
MUXS
RGS
MUXСо
Рис. 4.2.2. Упрощенная структурная схема ОБ
Анализируя рис.4.2.2 можно понять, что взаимодействие с AB/DB осуществляется
через регистры с динамическим управлением по положительному фронту синхросигнала
(RGDin и RGA/Dout). Они должны иметь входы разрешение на запись и на чтение, т.е. в
МК должны быть биты для управления ими. Загрузка данных в ОБ может осуществиться
из 3-х источников: RGMK[const], RGDin и RGS (сохранение словосостаяния), в свою
очередь выбор источника загрузки должен производиться из отведённых битов в МК.
Мультиплексоры MUXA и MUXB необходимы для выбора источника адреса
регистров общего назначения.
10
Мультиплексор MUXCo необходим для выбора источника входного переноса («0»,
«1», бит переноса).
Статусный регистр (RGS) и мультиплексор (MUXS) выбора бита ветвления
необходимы, соответственно, для организации конвейерной обработки данных и
организации ветвления в микропрограммах. Бит ветвления подаётся на вход тестирования
в SEQ MK. На вход MUXS кроме флагов результата выполнения операции также подается
сигнал запроса на прерывание. Наличие данного сигнала вовсе не обязательно, т.к. при
наличие у SEQMK входа запроса на прерывание подача на его MUXS не нужна.
В зависимости от особенностей используемой микропроцессорной секции (МПС)
данные узлы могут быть интегрированные.
Далее можно рассмотреть структурную схему центрального процессорного
элемента.
При анализе рис. 4.1.3, можно заметить, что обращение к памяти, относительно
медленная процедура, что означает, что необходимо иметь определенное количество
ячеек памяти внутри ЦП, содержимое которых можно было бы читать и перезаписывать с
очень большой скоростью. Данные ячейки называют регистрами общего назначения.
Соответственно, при выполнении многих функций без использования основной памяти,
будет существенно сэкономлено время выполнения данных операций.
Для выполнения обработки данных (выполнения операций) используется
специальное устройство, называемое арифметико-логическим устройством. Оно имеет два
входа (два операнда) и один выход (результат).
Также для выполнения сдвиговых операция необходимо специальное устройство
называемое устройством сдвига.
Возможно наличие других вспомогательных элементов отвечающих за
преобразование данных.
Обычно перечисленные выше компоненты входят в одну микропроцессорную
секцию (МПС). Внутренняя структура МПС показана на рис. 4.2.3 [3].
MUX
in
Дешифратор
инструкций
MUX
out
Выходные
данные
АЛУ
РОН 1
РОН 2
…
РОН N
Флаги состояния F,
Z, OVR и др.
Инструкции
МПС
Входные
данные
Адреса РОН
Устройство
сдвига
К узлам
Рис. 4.2.3. Упрощенная структурная схема МПС
Ядро ОБ составляют:
Арифметико-логическое устройство Am29332, представляет собой нерасширяемый
32-разрядный центральный процессорный модуль.
Регистровый файл Am29334 представляет собой 4 портовую регистровую память с
двусторонним доступом с организацией (64*18) бит. Многопортовая организация и
11
развитое управление прибора позволяет выполнять два чтения и две записи за один цикл
[4].
Исходя из всего выше сказанного можно составить детализированную
структурную схему операционного блока (детализированная структурная схема
центрального процессора см. приложение).
4.2.2. Микропрограммное устройство управления
AB/DB
RGKom
Адреса РОН
(на вх. MUXA,B ОБ)
КОП
RST
ПНА
АП
ME
LDB
I
CC из MUXS
ОБ
SEQ MK
МПП
RGMK
УСА
Инструкции
CB
Первый уровень структурного
описания МУУ представляется как
взаимодействие МУУ в системе
управляющей части микропроцессора
(рис. 4.2.1).
Из
рис.4.2.1
видно,
что
взаимодействие МУУ с другими
элементами системы осуществляется
через
шину
AB/DB,
шину
инструкций (CB) и через линию
«статус» (СС).
Некоторые поля инструкций
(const, адрес перехода) необходимо
запрещать на вывод, что необходимо
учесть при разработки RGMK.
Для одновременной работы
устройств
МУУ
необходим
системный синхросигнал.
После
выяснения
общей
структурной
схемы
можно
“опускаться” на более низкий
уровень структурного описания, т.е.
рассмотрение
внутренней
организации МУУ (рис. 4.2.4).
Рис. 4.2.4. Упрощенная структурная схема МУУ
Пояснения к рис. 4.2.4:
RGK – регистр команд
КОП – код операции
ПНА – преобразователь начального адреса
SEQ MK – секвенсор микрокоманд
АП – адрес перехода
I – инструкции управления SEQ MK.
МПП – микропрограммная память
RGMK – регистр микрокоманд
УСА – установка следующего адреса
Инструкции – управляющие инструкции необходимые для управления элементами ЭВМ.
CC – код ветвления(статус).
ME – сигнал разрешения вывода данных с ПНА на локальную шину данных (LDB).
В принципе, структурная схема проста, но всё же необходимо пояснить (вкратце)
назначение элементов.
12
RGKom получает с AB/DB команду (код операции + адреса операндов). Операнды
передаются в ОБ на мультиплексоры выбора источника адреса для РОН, а код операции
поступает на адресный вход ПНА. Разрядность RGKom должна быть определена в
соответствии с принятым форматом команд.
Преобразователь начального адреса (ПНА) служит для получения адреса
микропрограммы обработки команды, код которой получен из RGK. Выбранные данные
(адрес для SEQ) поступают на локальную шину данных, а затем на вход D SEQMK.
Соответственно, разрядность адреса ПНА должна быть равна количеству отведенных под
КОП битов, а разрядность данных должна соответствовать разрядности входа D SEQMK.
SEQ MK необходим для адресации МПП. SEQ MK генерирует следующий адрес в
зависимости от поданных на него инструкций, АП или адреса с ПНА и кода ветвления
(при организации условного перехода или прерывания), подающегося с MUXS (рис. 4.2.2)
операционного блока. Необходимо отметить, что при наличии соответствующих входов
работы с прерываниями, структурная схема несколько видоизменится. Так например, при
наличии входа INTR (запрос на обслуживание прерывания) на него будет подаваться
запрос на прерывание с линии запросов.
МПП необходима для хранения микрокоманд (управляющих слов). Разрядность
адреса МПП должна быть равна разрядности выхода Y SEQMK. Разрядность же данных
равна разрядности МК.
RGMK - конвейерный регистр микрокоманд осуществляет хранение
микрокоманды в течение одного цикла. Разрядность регистра равна размеру
микроинструкций. Естественно, что RGMK состоит не из одной ИМС. Тем более это
удобно тем, что некоторые поля бывают не нужны и их подача вызовет конфликтные
ситуации и выход из строя устройств (например: поле const, АП). С RGMK управляющие
инструкции подаются на шину управления (CB), и далее к управляемым устройствам.
Нельзя забывать, что выполнение данных инструкций начнется с началом нового цикла, и
будет продолжаться 1 цикл.
В качестве основного ядра МУУ взят SEQ фирмы AMD Am29331. Данный SEQ
имеет фиксированную разрядность 16 бит, объем адресуемой памяти микропрограмм до
64 Кслов. Поддерживает прерывания реального времени на макро- и микроуровнях
управления с временем реакции, не превышающем длительность микроцикла. Содержит
33-уровневый стек для организации вложенных прерываний, циклов и подпрограмм [4].
В задании сказано, что прерываний должны обрабатываться на микроуровне. Для
этого необходимо ввести дополнительный регистр вектора адреса (на него будет
поступать вектор прерывания с шины AB/DB) и дешифратор данного вектора. А также с
выхода дешифратора подать данные на двунаправленный вход Y SEQMK.
Таким образом можно изобразить детализированную структурную схему
(детализированная структурная схема центрального процессора см. приложение).
4.3. Основная память
В данной 32-х разрядной ЭВМ ЦП позволяет адресовать 4096 Mb ячеек памяти,
причем необходимо использование старших битов адреса для выбора типа памяти, но это
ни в коем случае не повлияет на возможности системы.
Основная память (ОП) ЭВМ должна содержать:
- оперативную (ОЗУ) память для временного хранения данных;
- постоянную (ПЗУ) память для неизменяемых и энергонезависимых данных: хранение
программы начальной инициализации системы, каких-либо констант и т.п.
Соответственно для управления выбором типа памяти (дешифратор выбора типа
13
памяти), управлением чтением/записью, а также управление выводом данных в общую
шину в структуру ОП необходимо ввести контроллер ОП. В данной структуре основными
сигналами управления памятью есть сигналы: R/ W - чтение / запись; OE - разрешение
вывода данных на общую шину и сигнал разрешения работы памяти MEM .
Соответственно, при разработки структурной схемы памяти необходимо учесть,
что сигнал R/ W - необходим только для блока ОЗУ, т.к. при выборе блока ПЗУ операции
по записи данных не возможны.
В задании к курсовому проекту сказано, что в структуре данной ЭВМ должен быть
КЭШ-данных. Соответственно, следуя этому требованию, кэш-данных включается в
состав ОП. Более подробнее по кэш-данных см. главу 5.
Кроме указанного кэша существует еще один тип кэша, называемый буфером
быстрого преобразования адреса (TLB). Он сохраняет преобразованные адреса, которые
получились в результате трансляции виртуального адреса в физический. Вероятность
нахождения адреса в буфере близка к 99%. Такая буферизация очень выгодна, так как
если центральный процессор не найдет адрес в TLB, то ему придется вычислять этот
адрес. Для разрешения одного адреса процессор должен выполнить три такта. Умножьте
три такта на число адресов, к которым процессор должен обратиться, и вы поймете,
почему вычисление адресов существенно замедляет процессор. Если же адрес будет
существовать в TLB, то он будет разрешен за один такт. Таким образом, использование
буфера увеличивает производительность на 200%.
В основной памяти хранятся 32-х разрядные слова, что означает, что организация
блоков памяти должна быть [адресная_емкость] х 32 бита. Т.о. блок ОЗУ будет построена
на ИМС памяти типа SRAM 4М x 32 бита (емкость = 64Mb), блок ПЗУ на ИМС типа
E2PROM 32K x 32 бита (емкость = 512Kb).
Исходя из выше сказанного, возможно построение структурной схемы основной
памяти (рис. 4.3.1).
AB/DB
СB
R/ W , OE
MEM
Адрес
Данные
Контроллер ОП
R/ W , OE
ОЗУ
Адрес
Буфер TLB
OE
ПЗУ
КЭШ - данных
Данные
Рис. 4.3.1. Структурная схема основной памяти
По заданию требуется сегментно-страничная организация памяти. Сегментностраничная организация памяти - это один из методов преобразования виртуальных
адресов в физические. Виртуальная память каждой программы делится на части,
именуемые сегментами, с независимой адресацией байт внутри каждой части. К
виртуальному адресу следует добавлять дополнительные разряды левее номера страницы;
эти разряды определяют номер сегмента. Процесс преобразования адресов происходит в
два этапа и требует двух дополнительных обращений к ОП (рис. 4.3.2):
1. Начальный адрес сегментной таблицы, установленный в управляющем регистре,
суммируется с номером сегмента из виртуального адреса. В результате образуется
адрес, по которому из ОП считывается строка сегментной таблицы, содержащая
адрес начала и длину страничной таблицы для данного сегмента.
14
2. Полученный адрес начала страничной таблицы суммируется с номером страницы
из виртуального адреса, при этом образуется адрес, по которому из ОП
считывается строка страничной таблицы. Если эта страница оказывается в ОП, то в
старшие разряды регистра физического адреса передается ее номер, а в младшие
заносится номер байта из регистра виртуального адреса. Формирование
физического адреса на этом завершается.
Виртуальный адрес
№ сегмента
Физический адрес
№ страницы
смещение
+
Дескриптор сегмента
Сегментная страница
программы № 1
Управляющий
RG
Адрес сегмент.
таблицы
.
.
.
№ страницы
смещение
Дескриптор
страницы
Страничная таблица
сегмента № 1
.
.
.
.
.
.
Дескриптор сегмента
Номер программы
Сегментная страница
программы
№ N (N = число программ в
памяти)
Дескриптор
страницы
Страничная таблица
сегмента № M (M = числу
сегментов)
Рис. 4.3.2. Схема преобразования виртуального адреса
Выполняется запрошенное программой обращение к ОП. Делается попытка
сократить время преобразования путем исключения одного дополнительного обращения к
ОП. Может оказаться, что страница, к которой происходит обращение, принадлежит
сегменту предыдущего обращения к ОП. В контроллере ОП должны сохраняться номер
сегмента и адрес начала его страничной таблицы для предыдущего обращения. Если
совпадают номера сегментов текущего и предыдущего обращений, первый этап
преобразования исключается, используется сохраненный адрес начала сегментной
таблицы и выполняется только второй этап преобразования, т. е. производится только
одно дополнительное обращение к ОП. Если номера сегментов не совпадут, реализуется
полная процедура преобразования адресов, показанная на рис. 4.3.2.
15
4.4. Блок синхронизации
Блок синхронизации состоит из двух частей:
- устройства синхронизации;
- схемы начального сброса;
CB
«Сброс»
Схема сброса
Устройство
синхронизации
в SEQMK
К устройствам,
требующим
синхросигнал
Блок синхронизации
Рис. 4.4.1. Структурная схема блока синхронизации
Устройство синхронизации (УС) предназначается для выработки импульсных
последовательностей согласующихся по времени работу узлов и устройств в подсистеме
или системе в аппаратных средствах.
C1
C2
Генератор
.
.
.
Формирователь
опорных
сигналов
C1
Схемы
размножения
CN
.
.
.
CN
Рис. 4.4.2. Структурная схема устройства синхронизации
Генератор генерирует последовательность прямоугольных импульсов с
определённой частотой. Формирователь опорных сигнал (обычно используются делители
частоты) преобразовывает последовательность в системные синхросигналы. Схема
размножения увеличивает мощность синхросигналов. Нельзя допустить расфазировку
синхросигналов, что вызовет сбои в аппаратуре. Для этого необходимо использовать ИМС
размножения с очень малой расфазировкой CLK.
В качестве генератора, выдающего синхросигнал CLK, взята микросхема К1804ГГ1.
К1804ГГ1 – системный тактовый генератор (ТГ), предназначен для применения в составе
блоков синхронизации центральных процессоров микро-ЭВМ и других вычислительных
устройств в качестве задающего тактового генератора (ТГ). Микросхема ТГ содержит
внутренний генератор опорной синхропоследовательности: опорная частота (до 30 МГц)
задается внешним кварцевым резонатором. Данный генератор позволяет формировать
синхросигнал с различной длительностью сигнала высокого и низкого уровней [5], чем
достигается повышение производительности системы в общем.
Схема начального сброса нужна для того чтобы, при включении питания,
устанавливать секвенсор по нулевому адресу. Соответственно, по этому адресу в МПП
должна хранится МК инициализации системы, т.е. все выходы RG-ов и устройств
перевести в состояние высокого импеданса, что бы ни вызвать конфликтов на шинах.
Схема начальной установки может быть выполнена с применением микросхемы
MC34064, фирмы MOTOROLA.
16
4.5. Система прерываний [1]
Прерывания обеспечивают реакцию процессора на события, происходящие
асинхронно по отношению к исполняемому программному коду.
Для разработки системы прерываний необходимо принять последовательную
структуру (рис. 4.5.1). Имеется одна общая для всех устройств линия запроса на
прерывание. Получив запрос, процессор посылает сигнал, подтверждающий получение
запроса. Сигнал подтверждения прерывания проходит от одного устройства к другому до
тех пор, пока не достигнет устройства, пославшего запрос на прерывание. Тогда это
устройство подает свой идентифицирующий номер (вектор) на шину данных, после
принятия, которого вызывается программа обрабатывающая прерывание данного
устройства. Для такой структуры характерны более низкие затраты программных и
аппаратных средств, однако распределение приоритетов устройств, здесь фиксировано.
Кроме того, сигнал INTA (Interrupt Acknowledge – Подтверждение прерывания) проходит
через устройства с некоторой временной задержкой.
Необходимо помнить, что при запоминании и восстановлении состояния
процессора, все прерывания запрещены. Устройство, выставившее запрос, разрывает
линию подтверждения (INTA).
AB/DB
ЦП
CB
Запрос на прерывание
INT
INT
INTA
подтверждение
прерывания
INT
У №1
INT
У №2
…
У №N
Рис. 4.5.1. Последовательная структура прерываний.
Алгоритм выполнения прерывания:
1. Распознавание запроса на прерывание. На границе инструкций процессор проверяет
состояние линии запросов на прерывание (INT). Если неактивна, то обрабатывается
следующая инструкция.
2. Запоминание состояния. При обработке прерываний процессор сохраняет в стеке
словосостояние (регистр флагов и указатель следующего адреса).
3. Подтверждение прерывания. Процессор подает сигнал подтверждения и устройство,
подавшее запрос на прерывание выставляет вектор/адрес на шину данных.
4. Вызов подпрограммы обработки прерывания. Процессор сбрасывает флаг разрешения
прерываний, по вектору определяет адрес обработчика и выполняет его.
5. Восстановление и возврат. Восстанавливается словосостояние, устанавливается флаг
разрешения прерываний.
Основная программа
Запрос на
прерывание
Подпрограмма обработки прерываний
n-1
m
n
m+1
n+1
m+2
n+2
m+3
m+4
Рис. 4.5.2. Последовательность выполнения машинных команд при обработке прерываний
17
4.6. Периферийные устройства ЭВМ
В состав разрабатываемой ЭВМ входят разнообразные по выполняемым функциям,
принципам действия и характеристикам периферийные устройства (ПУ), которые по их
назначению можно разделить на две группы:
внешние запоминающие устройства (ВЗУ), предназначенные для хранения больших
объемов информации
устройства ввода-вывода, обеспечивающие связь машины с внешней средой, в
первую очередь с пользователем (дисплей, клавиатура и т.п.) [2]
К операциям ввода-вывода относятся операции передачи информации между
оперативной памятью и внешними устройствами, функционирующими совместно с
устройствами управления внешними устройствами [6].
Т.к. в задании к КП сказано, что необходимо реализовать операцию ввода-вывода
с использованием прерываний, то необходимо пояснить принцип действия данного
способа.
Прерывание представляют собой средство, при использовании которого
периферийное устройство может прекратить выполнение определенной
последовательности команд и заставить ЦП приостановить на время выполнение текущей
программы. Затем происходит «переход» к другой программе, осуществляющей
пересылку ввода-вывода. Как правило, это исключает необходимость опроса ПУ для
выяснения, готовы ли они к пересылке данных. Таким образом, схема, управляемая
прерываниями, представляет собой более эффективное средство реализации пересылок
ввода-вывода. Однако обработка прерываний сопряжена с затратами времени на
вспомогательные действия, заключающиеся в том, что ЦП должен принять меры к
сохранению и последующему восстановления. всех параметров, которые необходимы для
возобновления выполнения прерванной программы. Эти дополнительные затраты
снижают производительность ЦП [1].
4.6.1. Устройства ввода-вывода
Устройства ввода позволяют вводить в машину данные и программы, а также
вносить исправления в программы и данные, хранящиеся в памяти ЭВМ.
Устройства вывода служат для вывода из ЭВМ результатов обработки данных, их
регистрации и отображения.
Монитор
Для отображения производимых действи й, хранящихся данных и т.д. используется
устройство носящее название монитор. Монитор способен выводить текстовую и
графическую информации ЭВМ. Монитор как и всякое другое периферийное устройство
подключается через контроллер (видеоадаптер) к системной шине.
Следует отметить, что монитор является пассивным устройством, которое не
выдает данные и управляющие сигналы, а просто отображает информацию
динамически изменяющуюся информацию, которая хранится по определенным адресам в
ОП. Обычно в памяти хранится несколько "экранов" (страниц), вывод же производится с
текущей. Это предусматривает применение графического ускорения, т.е. массивное
изменение информации на текущей странице вызовет мерцание на экране и долгую
перерисовку особенно графических объектов. Этого можно избежать заранее подготовив
18
дополнительную страницу видеоизображения и присвоить ей номер текущей
видеостраницы. Вывод текущей видеостраницы производится каждые 17мс (60 Hz) при
этом информация считывается в ЗУ видеоадаптера определённой ёмкости (объём ЗУ
видеоконтроллера определяет разрешение изображения). Отображение информации ЗУ
видеоадаптера происходит независимо от процессора. Ниже приводится структурная
схема включения монитора (рис. 4.6.1) и структурная схема контроллера монитора (рис.
4.6.2).
AB/DB
Контроллер монитора
Монитор
Рис. 4.6.1. Структурная схема включения монитора
К монитору
RGB
Video
Интерфейс
монитора
Контроллер
ЭЛТ
Контроллер
атрибутов
(RAMDAC)
Видеопамять
Внутренняя шина
Расширение
BIOS
Внешний
интерфейс
Графический
процессор
с шины AB/DB
Рис. 4.6.2. Структурная схема контроллера монитора
Вкратце, необходимо пояснить состав контроллера монитора.
Поскольку контроллер предназначен для подключения монитора, его обязательным
элементом будет контроллер ЭЛТ. В задач этого контроллера входит согласованное
формирование сигналов сканирования видеопамяти (адрес и стробы чтения) и сигналов
вертикальной и горизонтальной синхронизации монитора.
Видеопамять является специальной областью памяти, из которой контроллер ЭЛТ,
организует циклическое чтение содержимого для регенерации изображения.
Контроллер атрибутов управляет трактовкой цветовой информации, хранящейся в
видеопамяти. В текстовом режиме он обрабатывает информацию из байт атрибутов
знакомест, в графическом – из бит текущего выводимого пикселя. Контроллер атрибутов
позволяет увязать объем хранимой цветовой информации с возможностями монитора.
Графический контроллер является средством повышения производительности
программного построения изображений, точнее их образов, в видеопамяти.
19
Внутренняя шина адаптера предназначена для высокопроизводительного обмена
данными между видеопамятью, графическим акселератором и внешним интерфейсом.
Блок внешнего интерфейса связывает адаптер с общей шиной разрабатываемой
ЭВМ.
Блок интерфейса монитора формирует выходные сигналы соответствующего типа
(RGB-TTL, RGB-Analog, S-Video или композитный видео). Этот же блок отвечает и за
диалог с монитором: чтение бит идентификации VGA-монитора.
Модуль расширения BIOS (Video BIOS) хранит код драйверов видеосервиса и
таблицы знакогенераторов [7].
Клавиатура
Клавиатура является одним из основных устройств ввода, обеспечивающих
интерактивное общение пользователя с ЭВМ. Она содержит микропроцессор (контроллер
клавиатуры), который воспринимает каждое нажатие на клавишу и выдает
последовательный скан-код. Скан-код - это однобайтовое число, младшие 7 бит которого
представляют идентификационный номер, присвоенный каждой клавише, а старший 8-ой
бит кода говорит о том, была ли нажата клавиша (бит = 1, код нажатия) или освобождена
(бит = 0, код освобождения).
При поступлении скан-кода из порта вызывается прерывание. Приоритет
клавиатуры выше всех приоритетов остальных периферийных устройств.
Процессор прекращает выполнять текущую команду и выполняет процедуру,
анализирующую скан-код.
AB/DB
Подтверждение
прерывания
(INTA)
Контроллер клавиатуры
Запрос на
прерывание
(INTR)
Клавиатура
Рис. 4.6.3. Структурная схема включения клавиатуры
Для того, чтобы ЦП успевал обрабатывать все нажатия клавиш, контроллер
клавиатуры должен иметь буфер FIFO. Он занимает непрерывную, постоянную область
адресов памяти. Два указателя хранят позиции головы и хвоста строки символов,
находящихся в буфере в текущий момент. Новые нажатия клавиш сохраняются в
позициях, следующих за хвостом, и соответственно обновляют указатель хвоста буфера.
Считывание же происходит по указателю головы строки символов. Такая конструкция
позволяет легко очищать буфер, для этого надо установить значение указателя головы
значению указателя хвоста.
4.6.2. Внешние запоминающие устройства
Внешняя память состоит из нескольких ВЗУ, в качестве которых используются,
главным образом, электромеханические ЗУ (винчестеры). Внешние ЗУ являются
устройствами с произвольным обращением, допускающим многократное считывание
информации и запись информации на место ранее записанной [2].
20
Как и было сказано выше (п. 4.1) периферийные устройства (ПУ) присоединяются
с помощью блоков управления (контроллеров) периферийными устройствами,
осуществляющих согласование форматов данных, используемых в ПУ с форматом
принятом для передачи по общей шине.
Однако такой способ обмена мало подходит для ПУ с поблочной передачей данных
(ЗУ на дисках, лентах и некоторые другие ПУ). В этом случае применяют прямой доступ к
памяти и контроллеры ПДП [2].
Прямой доступ к памяти – это способ пересылки данных, при использовании
которого устанавливается непосредственная связь между ПУ, в данном случае ВЗУ, и
памятью без участия ЦП. В разрабатываемой ЭВМ используется интерфейс общая шина,
следовательно, что ЦП и ПУ не могут обращаться к памяти в одном и том же цикле.
В данной работе используется метод ПДП «захват цикла», т.е. устройство,
осуществляющее ПДП, отнимает для этой цели у ЦП цикл памяти. В процессе
выполнения пересылок с ПДП процессор продолжает выполнять программу (не
блокируется), т.е. выполнение программы и пересылка с ПДП совмещаются во времени.
Если цикл памяти нужен одновременно и процессору, и устройству, осуществляющему
пересылку с ПДП, то приоритет отдается последнему, а ЦП ожидает окончания цикла
ПДП.
CB
AB/DB
Разрешение
ПДП
Запрос ПДП
Контроллер ПДП
Винчестер
Рис. 4.6.4. Структурная схема включения ВЗУ типа «винчестер».
В данной работе в качестве ВЗУ выступает устройство типа «винчестер» - ВЗУ с
очень большой емкостью, по сравнению с внутренней памятью.
4.7. Таймер
Таймер предназначен для деления машинного времени на временные интервалы
для эффективного использования процессора при работе с периферийными устройствами.
Он обеспечивает совместную работу ЦП и ПУ в реальном масштабе времени,
осуществляя разбиения машинного времени на равные интервалы времени.
Назначение таймера:
 генерация прерываний от системных часов;
 генерация запросов на регенерацию памяти;
 генерация звуковых сигналов (PC Speaker)
В состав таймера входят схемы, необходимые для:
 запроса и получения канала;
 формирования вектора прерывания;
В качестве таймера в ЭВМ используется аналог микросхемы 580ВИ53 трехканальное программируемое устройство, предназначенное для организации работы
21
микропроцессорных систем в режиме реального времени. Таймер формирует сигналы с
различными временными параметрами.
Программируемый таймер реализован в виде трех независимых 16-разрядных
каналов с общей схемой управления. Каждый канал может работать в шести режимах.
Программирование режимов работы каналов осуществляется индивидуально и в
произвольном порядке путем ввода управляющих слов в регистры режимов каналов, а в
счетчики - запрограммированного числа байтов.
Управляющими сигналами для таймера являются, сигналы каналов, разрешающие
или запрещающие счет, сигналы выбора каналов, а также входы write/read и вход выбора
микросхемы. Максимальное значение счета: в двоичном коде 216; в двоично-десятичном
коде 104, а частота синхронизации каналов 0-2,5 МГц.
AB/DB
CB
Подтверждение
прерывания (INTA)
Таймер
Запрос на прерывание
(INTR)
Рис. 4.7.1. Структурная схема включения таймера
22
5. Разработка принципиальной схемы КЭШ-команд
Для того чтобы разработать принципиальную схему КЭШ-команд, необходимо
рассмотреть его назначение, состав и принцип работы.
Кэш-память (Cash Memory) – сверхоперативная память (СОЗУ), является буфером
между ОП и его «клиентами» - процессором и другими абонентами шины. Кэш-память не
является самостоятельным хранилищем; информация в ней неадресуема клиентами
подсистемы памяти, присутствие кэша для них «прозрачно». Кэш хранит копии блоков
данных тех областей ОП, к которым происходили последние обращения, и весьма
вероятное последующие обращение к тем же данным будет обслужено кэш-памятью
существенно быстрее, чем ОП. От эффективности алгоритма кэширования зависит
вероятность нахождения затребованных данных в кэш-памяти и, следовательно выигрыш
в производительности памяти и ЭВМ в целом.
Кэш не может хранить копию всей ОП, поскольку его объем во много раз меньше
объема основной памяти. Он хранит лишь ограниченное количество блоков данных и
каталог (cash directory) – список их текущего соответствия областям основной памяти.
При каждом обращении к кэшируемой памяти контроллер кэш-памяти по каталогу
проверяет, есть ли действительная копия затребованных данных в кэше. Если она там
есть, то это случай кэш-попадания (cash -hit), и обращение за данными происходит только
к кэш-памяти. Если действительной копии там нет, то это случай кэш-промаха (cash-miss),
и данные берутся из ОП передаются на общую шину и помещаются в кэш. В соответствии
с алгоритмом кэширования блок данных, считанный из ОП при определенных условиях,
заместит один из блоков кэша. Поиск блока в списке должен происходить достаточно
быстро, чтобы не свести на нет выигрыш от применения быстродействующей памяти.
Обращение к основной памяти начинается одновременно с поиском в каталоге, и в случае
попадания – прерывается [7].
На рис. 5.1 представлена структура кэшированной памяти. В данной структуре
общая шина условно разбита на две шины с целью удобного отображения. Естественно,
что реально это одна шина, просто адрес и данные передаются в разное время, например,
по фронту и по срезу, соответственно.
AB/DB
ЦП
Адрес
ОП
КЭШ
Hit
ТЭГ
Данные
Рис. 5.1. Структура кэширования основной памяти
Контроллер кэша оперирует строками (cash line) фиксированной длины. Строка
может хранить копию блока основной памяти, размер которого, естественно, совпадает с
длиной строки. С каждой строкой кэша связана информация об адресе скопированного в
нее блока ОП и признаки ее состояния. Информация о том, какой именно блок занимает
данную строку, и ее состояние называется тегом (tag) и хранится в связанной с данной
строкой ячейке специальной памяти тегов (tag RAM). В операциях обмена с ОП строка
участвует целиком.
Строки кэша под отображение блока памяти выделяется только при операциях
чтения. Запись блока, не имеющего копии в кэше, производится только в основную
23
память. Поведение кэш-контроллера при операции запись в память, когда копия
затребованной области находится в некоторой строке кэша, определяется его политикой
записи. Существует два основных алгоритма записи данных из кэша в основную память:
сквозная запись и обратная запись. В данной работе используется алгоритм сквозной
записи. Он конечно, менее эффективен чем алгоритм с обратной записью, но прост в
аппаратной реализации.
Алгоритм сквозной записи предусматривает выполнение каждой операции записи,
попадающей в кэшированный блок, одновременно и в строку кэша, и в ОП. При этом
процессору при каждой операции записи придется ожидать окончания относительно
длительной записи в основную память. Алгоритм достаточно прост в реализации и легко
обеспечивает целостность данных за счет постоянного совпадения копий данных в кэше и
ОП. Для него нет необходимости хранить признаки присутствия и модифицированности –
вполне достаточно только информации тега. Но вся эта простота оплачивается низкой
эффективностью записи.
В зависимости от способа определения взаимного соответствия строки кэша и
области основной памяти различают три архитектуры кэш-памяти:
 кэш прямого отображения (direct-mapped cache) – адрес памяти, по которому
происходит обращение, однозначно определяет строку, в которой может
находиться отображение требуемого блока.
 полностью ассоциативный кэш (fully associative cache) – любая строка может
отображать любой блок памяти.
 наборно – ассоциативный кэш (set-associative) – каждый блок ОП может
претендовать на одну из нескольких строк кэша, объединенных в набор.
В данной работе используется кэш прямого отображения, т.к. имеет самую
простую аппаратную реализацию. В кэш-памяти прямого отображения, как и было
сказано выше, адрес памяти, по которому происходит обращение, однозначно определяет
строку, в которой может находиться отображение требуемого блока [7]. Так как занимать
строку в одно и то же время может только одна страница, нужен специальный её признак
– тег. Адрес от процессора делится на две части. Младшие разряды позволяют выбрать
одну из строк кэш-памяти (index). Оставшиеся старшие образуют тег (рис. 5.2).
Тег
Index
Рис. 5.2. Деление адреса от процессора
В начале каждого обращения к кэшируемой памяти контроллер первым делом
считывает ячейку каталога с заданным индексом, сравнивает биты адреса тега со
старшими битами адреса памяти и анализирует признак действительности. Этот анализ
выполняется в специальном цикле запроса (inquire). Если в результате анализа
выясняется, что требуемый блок не находится в кэше, то продолжается цикл обращения к
ОП (случай кэш-промаха); в случае попадания запрос обслуживается кэш-памятью. В
случае промаха после считывания ОП новые данные помещаются и в строку кэша, а в ее
тег помещаются старшие биты адреса [7].
Если обобщить все выше сказанное, то  по адресу строки производится
считывание. Поле адресов считанной строки сравнивается с теговым адресом и, если есть
совпадение, вырабатывается сигнал Hit выдачи информации. При загрузке из внешней
памяти заменяется вся строка [8].
На рис. 5.3. показана организация кэш-памяти с прямым размещением.
24
Основная память
Кэш-память
Адрес
Адрес
Страница 0
Страница 1
Строка 0
Строка 1
.
.
.
.
.
.
Адрес
Страница 128
Страница 129
Строка N
.
.
.
Рис. 5.3. Организация кэш-памяти с прямым размещением
SRAM
Teg
Data
Index
Данные
Буфер
Теговый адрес
Компаратор
Hit
Рис. 5.4. Структурная схема кэш-памяти
Для хранения тегов обычно используются ИМС асинхронной SRAM – Tag SRAM.
Необходимый объем памяти тегов (количество ячеек) можно вычислить, разделив объем
установленной кэш-памяти на длину строки кэша. Длина строки равна количеству байт,
передаваемых за один стандартный пакетный цикл. В данном случае длина строки равна
32 битам. Организация кэш-память следующая: 64Kb x (размер_строки + длинна тега), т.е.
64Kb x 32+16=48 бит. Получается, что емкость кэш-памяти равна 1.5Mb.
Прервать
выборку в ОП
R/ W
OE
OE
Рис. 5.5. Функциональная схема кэш-памяти
25
Учитывая всё выше сказанное, можно разработать функциональную схему кэшданных (рис. 5.5).
Для пояснения работы данной схемы необходимо сделать некоторые оговорки.
Так например, на рис. 5.5 показаны локальные шины адреса (LAB) и локальная шина
данных (LDB). Т.к. кэш-данных входит (условно) в состав ОП, то контроллеру ОП для
нормальной работы с ИМС памяти необходимо иметь две шины одна с адресом, другая с
данными. Соответственно, «запись» данных на одну шину происходит по фронту, а на
другую по срезу (рис. 5.6).
AB/DB
LAB
RGA
CLK
CLK
RGDL
1
LDB
CLK
Рис. 5.6. Получение локальных шин
Выборка данных из ОП начинается только после загрузки адреса. Соответственно,
при выборки данных из кэша, 32-х разрядная шина адреса делится на две 16-х шины.
Первая отвечает за индексы, вторая за тег. Естественно, что компаратор в это время
вырабатывает на своем выходе сигнал = H, и следовательно на вход WE поступает H, что
переводит память в режим чтения. После выборки тега по заданному адресу (индексу),
данные (сам тег) поступает на компаратор, после чего на нем в случае удачи (кэшпопадания) вырабатывается «0», по заданному индексу данные поступают на шину LDB и
прерывается параллельная выборка из ОП (за это отвечает контроллер ОП). В случае же
кэш-промаха, буферы переводятся в режим пропускания в противоположное направление
и данные (тег) записывается по индексу, а в строку записываются данные.
Алгоритм записи данных, в принятой структуре кэша (сквозная), ничем не
отличается от ОП, т.е. сначала устанавливается адрес, а затем на вход данных ИМС
памяти поступают данные.
Вообще же использование в данной ЭВМ (общая шина) кэш-команд довольно
сомнительно, т.е. стоит ли аппаратные затраты, того сомнительного выигрыша
производительности.
Учитывая специфику выполняемой работы, типономинал на принципиальной
схеме не указывается, но детально рисуются все входы и выходы (кроме питания), а также
соблюдаются все стандарты принятые в отношении УГО элементов.
Принципиальная схема кэш-команд приведена в приложении.
26
6. Заключение
В ходе выполнения курсовой работы были получены новые и закреплены
имеющиеся знания по дисциплине «Организация ЭВМ». Требования технического
задания и цели курсовой работы выполнены.
Данная работа помогла структурезировать («разложить по полочкам») имеющиеся
знания. Приобретены навыки по проектированию простейшей ЭВМ.
Конечно, работа такого плана выполняется впервые, поэтому вероятны ошибки.
Как в ошибках оформления схем, особенно принципиальной, так и в неточностях
формулировок.
Вообще же данная организация (общая шина), кажется абсолютно не удобна для
реализации современных ЭВМ, собственно, она и не используется.
Конечно, понятно, что цель данной работы заключалось в понимании принципов
организации ЭВМ.
7. Литература
1. Мик Дж., Брик Дж. «Проектирование микропроцессорных устройств с разрядномодульной организацией»: в 2 кн. / Перев. с англ.- М. Мир, 1984.
2. Каган Б.М. Электронные вычислительные машины и системы: Уч. пособие для
вузов – 3-е изд., перераб. и дополн. – М., Энергоатомиздат, 1991, - 592 стр.
3. Соболев В.И. Схемотехника. Руководство к лабораторным работам. – Н., НГТУ,
1999, 46 стр.
4. Соболев В.И. Схемотехника. Руководство к курсовой работе. – Н., НГТУ, 1997, 61
стр.
5. Микропроцессоры и микропроцессорные комплекты интегральных микросхем:
Справочник: в 2 т./ Н.Н. Аверьянов, А.И. Березенко, Ю.И. Борщенко и др.; Под ред.
В.А. Шахнова.- М.: Радио и связь, 1988. – т. 2. – 368 стр.
6. Электронная вычислительная машина ЕС-1050. Под общ. ред. А.М. Ларионова, М.,
«Статистика», 1976, 302 стр.
7. Гук М.Ю. Аппаратные средства IBM PC: Энциклопедия. – СПб.: Питер, 1998. – 815
стр.
8. Угрюмов Е.П. «Цифровая схемотехника». – Спб.: БХВ-Петербург, 2001. – 528 стр.
27
AB/DB
CB
RGKom
RGIRQ
RGDin
RGA/Dout
ПНА
LDB
CONST
LDB
DCIRQ
С линии прерываний INTR
Из БС
D
INTR
CC
RST
INSTR
Y
INTA
RGF
(Am29934)
SEL
На линию
ответа запроса
на прерывание
SEL
АЛУ
(Am29332)
МПП
RGS
RGMK
MUXS
Структурная схема центрального процессора
8. Приложение
SEQMK
(Am29331)
Документ
Категория
Компьютеры и периферийные устройства
Просмотров
1
Размер файла
480 Кб
Теги
кивилёв
1/--страниц
Пожаловаться на содержимое документа