close

Вход

Забыли?

вход по аккаунту

?

Кимайкин (2)

код для вставкиСкачать
МИНИСТЕРСТВО ОБРАЗОВАНИЯ И НАУКИ РФ
НОВОСИБИРСКИЙ ГОСУДАРСТВЕННЫЙ ТЕХНИЧЕСКИЙ УНИВЕРСИТЕТ
Кафедра ВТ
Курсовой проект по дисциплине
«Организация ЭВМ»
Группа:
Студент:
Преподаватель:
АМ-110
Кимайкин И.С.
Гребенников В.Ф.
Новосибирск, 2004
Цель разработки ............................................................................................................................ 3
Исходные данные .......................................................................................................................... 3
2.1. Общие исходные данные ........................................................................................................3
2.2. Индивидуальные исходные данные ......................................................................................3
3. Доопределение исходных данных .............................................................................................. 4
3.1. Форматы машинных команд ..................................................................................................4
3.2. Типы адресации .......................................................................................................................4
3.3. Типы и форматы данных ........................................................................................................6
4. Разработка структурной схемы ЭВМ ....................................................................................... 7
4.1. Обобщенная структурная схема ЭВМ ..................................................................................7
4.2. Центральный процессор .........................................................................................................7
4.2.1
Операционный блок ........................................................................................................8
4.2.2
Микропрограммное устройство управления ..............................................................10
4.3. Оперативная память ..............................................................................................................11
4.3.1
Описание оперативной памяти ....................................................................................11
4.3.2
Описание блока контроля памяти по коду Хэмминга. ..............................................11
4.4. Блок синхронизации .............................................................................................................13
4.5. Система прерываний.............................................................................................................14
4.6. Периферийные устройства ЭВМ .........................................................................................16
4.6.1
Ввод-вывод ....................................................................................................................16
4.6.2
Внешние запоминающие устройства ..........................................................................19
4.7. Таймер ....................................................................................................................................19
5. Разработка принципиальной схемы КЭШ-данных ............................................................. 21
Выводы ...........................................................................................................................................27
Список литературы .......................................................................................................................28
1.
2.
2
1. Цель разработки
Целью курсового проектирования является углубление и закрепление теоретических
знаний, приобретение навыков разработки узлов ЭВМ на структурном, функциональном и
алгоритмическом уровнях.
Курсовой проект посвящен разработке структурной схемы гипотетической ЭВМ,
принципиальной схемы и алгоритма работы конкретного блока, входящего в состав этой ЭВМ.
2. Исходные данные
2.1. Общие исходные данные
Общие исходные данные определяют минимальный состав проектируемой ЭВМ и ее
основные параметры. В состав ЭВМ входят следующие блоки:
центральное обрабатывающее устройство (ЦОУ);
микропрограммное устройство управления (УУ);
оперативная память (ОП);
блок синхронизации (БС);
система прерывания программ (СПП);
таймер;
система ввода-вывода (СВВ);
монитор, клавиатура, мышь;
НГМД;
«Винчестер».
В качестве дополнительных устройств в состав могут входить ЦАП и АЦП.
Основные параметры ЭВМ:
адресность ЭВМ - двухадресная;
длина команды - переменная.
Разрядность ЭВМ и минимальный объем оперативной памяти выбираются самостоятельно,
но должны удовлетворять следующим ограничениям:
разрядность - не менее 16;
емкость ОП - не менее 16 Mбайт.
2.2. Индивидуальные исходные данные
Структура:
Система прерываний:
ОП:
Ввод - вывод:
Система контроля ОП:
КЭШ:
двухшинная
последовательная на уровне команд
многоблочная
программный
по коду Хэмминга
данных
Разрабатываемый блок: КЭШ.
3
3. Доопределение исходных данных
3.1. Форматы машинных команд
Команда состоит из одного или двух 32-разрядных слов и должна размещаться в
основной памяти с соблюдением целочисленных границ слов.
В 32-х разрядной команде в поле команды, занимающей 2-а левых байта, находится код
операции. За этим полем следует два 8-разрядных поля, определяющих адреса используемых в
команде РЗУ. Формат 32-х разрядной команды приведен на рис.1.
Для ЭВМ с микропрограммным управлением простой формат команды является
КОП
R2
R1
31
15
7
0
Рис. 1. Формат 32-х разрядной команды.
КОП
R1
31
15
R2
7
0
d
31
0
Рис.2. Формат 64-х разрядной команды.
наиболее эффективным.
3.2. Типы адресации
Команда типа регистр-регистр
КОП
R2
R1
31
15
7
0
Рис.3 Команда типа регистр-регистр(RR)
КОП – код операции;
R1 – регистр источник данных;
R2 – регистр источник/приемник данных.
Команда типа регистр-память
КОП
31
X2
R1
15
7
0
Рис. 4. Команда типа регистр-память (RS)
КОП – код операции;
R1 – регистр источник/приёмник данных;
X2 – адрес приёмника/источника данных.
Команда типа память-память
КОП
31
Х1
15
x2
7
0
Рис. 5. Команда типа память-память
КОП – код операции;
(SS)
4
Х1 – адрес источника данных;
X2 – адрес приёмника данных.
Регистр - индексируемая память
КОП
31
R1
15
X2
7
0
0
d
31
Рис.6. Команда типа регистр–индексируемая
память
0
КОП – код операции;
R1 – регистр источник данных;
Х2 – адрес приёмника данных;
d - смещение.
Регистр – память – непосредственные данные
КОП
31
R1
15
X2
7
0
0
I
31
0
Рис. 7. Команда типа регистр-память-непосредственные
данные
КОП – код операции;
R1 – регистр источник/приемник;
Х2 – регистр содержащий адрес ячейки памяти;
I - непосредственные данные.
«Ветвление и переходы» (с прямой адресацией)
1. КОП
31
15
2. Не
используется
0
0
Adr
31
0
Рис.8. Команда типа ветвления (с прямой адресацией)
КОП – код операции;
Adr – физический адрес;
«Ветвление и переходы» (с косвенной адресацией через регистры процессора)
5
КОП
31
Не используется
R1
15
7
0
0
d
31
0
Рис.9. Команда типа ветвления (с косвенной адресацией)
КОП – код операции;
R1 – регистр источник адреса;
d - смещение.
Шестнадцатиразрядный код операции позволяет представить 4096 разнообразных
команд. В зависимости от кода операций любой регистр может служит либо аккумулятором,
либо индексным регистром.
3.3. Типы и форматы данных
Все данные имеют формат 32 бит и хранятся в памяти в виде 32-х разрядных слов, при
считывании из памяти и записи в память действия производятся над 32-х разрядным словом.
6
4. Разработка структурной схемы ЭВМ
4.1.
Обобщенная структурная схема ЭВМ
Общая структура разрабатываемой ЭВМ приведена на рисунке 10. Организация ЭВМ –
двухшинная: имеется шина Данных/Адреса (D/A Bus) и шина управления (СВ). При этом 32-х
разрядная шина D/A используется для передачи как данных, так и адреса за счет
мультиплексирования во времени [1].
Шина управления предназначена для управления работой ЭВМ и содержит следующие
сигналы: запрос памяти MEMRQ (Memory Request), сигнал чтения/записи в память RD/WR#,
запрос прерывания INT, подтверждение прерывания INTA, синхросигнал CLK, сигнал сброса
RST и др микрокоманды.
Контроллер
прерыван.
ЦП
Блок
синхронизации
IN
СИ
КЭШ
данных
ОЗУ
ПЗУ
D/A
Bus
CB
Контроллер
монитора
Монитор
Контроллер
клавиатуры
Таймер
ПУ
ПУ
Клавиатура
Рис. 10. Структурная схема ЭВМ
Разрядность ЭВМ - 32, объем ОЗУ 32 Мбайт с возможностью расширения.
В состав ЦП входят операционный блок, микропрограммное устройство управления,
сопроцессор плавающей точки.
Контроллер прерываний может последовательно обрабатывать прерывания на
макроуровне. Управление контроллером осуществляет ЦП.
Ниже описаны структуры и режимы работы составляющих частей ЭВМ.
4.2. Центральный процессор
В составе процессора можно выделить два функциональных узла: операционный блок и
микропрограммное устройство управления. Определим назначение и особенности реализации
этих узлов.
7
AB/DB
СB
1
2
Микропрограммное
Устройство
Управления
(МУУ)
3
Код ветвления
4
Операционный
Блок
(ОБ)
Рис11. Структурная схема центрального процессора
Пояснения к рис.11:
1- Команда (Kom)
2- Управляющие инструкции
3- Вх/Вых. данных в/из ОБ и адресов для ОП
4- Поступление в ОБ управляющего слова
Принцип микропрограммного управления заключается в хранении управляющих слов,
выполняющих элементарные действия в течении цикла, и выборки их с помощью секвенсора
(SEQ). На этом принципе и основывается конструируемый процессор.
Таким образом, МУУ хранит в микропрограммной памяти (МПП) и выбирает
управляющие слова (т.е. МК) из МПП, передаёт их в качестве управляющих слов в ОБ и другим
устройствам (например в блок синхронизации). Принимая управляющие слова, устройствами
выполняются соответствующие инструкции.
Работа с ОП осуществляется через ОБ. ОБ вычисляет адрес ячейки для чтения или
записи и принимает или передаёт соответственно данные из/в ОП.
ОБ может также принимать/передавать данные не только из/в ОП, но и с/в внешних/ие
устройств/а.
Далее будут рассмотрены нижние уровни описанной выше структурной схемы
процессора.
4.2.1
Операционный блок
Операционный блок (ОБ) состоит из арифметико-логического устройства (АЛУ),
сопроцессора плавающей точки, регистра адреса и буфера входных и выходных данных.
Предназначен для выполнения логических, арифметических и сдвиговых операций над
поступающими на вход данными и выдачи результата на выходную шину данных АЛУ. Этот
результат может быть использован как данные или как адрес в зависимости от того, как в
данный момент используется шина адреса/данных.
Регистры входных и выходных данных/адреса являются интерфейсными. Через них
операционный блок обменивается информацией с шиной адреса/данных (AB/DB).
АЛУ является полностью комбинационным устройством, выполняющим некоторый
набор операций в зависимости от инструкций, поступающих с регистра микрокоманд.
Результат операции АЛУ выставляет на выходной шине данных.
Am29C325 (ПЭПТ), представляет собой нерасширяемый 32-разрядный процессорный
модуль для осуществления операций над числами с плавающей точкой. Поддерживает 110-120
нс. микроцикл для 32-разрядных устройств. Имеет два входных и один выходной порты
данных. На выходе формирует дополнительные разряды контроля паритета данных, что
обеспечивает совместимость с основным процессорным элементом. Поддерживает операции
8
длинного и короткого сложения и вычитания с нормализацией чисел с плавающей точкой и без
неё, короткое умножение. Оснащен встроенными схемными средствами выполнения
многотактовых операций.
Am29332 (ОПЭ), представляет собой нерасширяемый 32-разрядный центральный
процессорный модуль. Поддерживает 80-90 н.с. микроцикл для 32 разрядных устройств. Имеет
два входных и один выходной порты данных. Обладает встроенным контролем четности
данных.
Регистровый файл отделен от обоих ПЭ и выполнен в виде автономного прибора —
Am29334 [3].
Возможны два варианта организации работы сопроцессора. В первом случае ОПЭ и
сопроцессор работают по очереди, выполняя каждый команды из своего набора, во втором
случае сопроцессор и основной процессорный элемент работают параллельно. В таком случае
существенно увеличиваются аппаратные затраты. Для сопроцессора необходимо собственное
устройство управления и регистровый файл. Могут возникнуть задержки в вычислениях, если
ОПЭ будет работать с результатом, получаемым с сопроцессора. Ещё один недостаток:
Am29C325 работает в полтора раза медленнее, чем Am29332. В результате будет очень сложно
синхронизировать их работу. В практике достаточно малую долю от общего числа операций
занимают операции с плавающей точкой.
Поэтому приемлемым является первый вариант взаимодействия ОПЭ с ПЭПТ. В этом
случае достаточно одного, общего, устройства управления, которое, в зависимости от типа
операции, приостанавливает один из процессорных элементов. Достаточно присутствие одного
регистрового файла. Также становиться возможным использование общего регистра данных.
Так как сопроцессор работает медленнее, необходимо существование дополнительной
частоты тактирования. Приемлемым будет, если второй сигнал тактирования будет иметь вдвое
больший интервал, чем основной. Тогда простой основного ПЭ будет составлять ровно два
микроцикла, что обеспечивает синхронизацию работы процессорных элементов.
Вывод данных из процессорных элементов производится на локальную шину, с которой
данные поступают на вход регистра выходных данных/адреса.
Флаги, генерируемые процессорными элементами, поступают на вход «Т» тестирования
внешних условий секвенсора микрокоманд. На процессорные элементы данные поступают из
соответствующих трактов регистрового файла. Данные загружает активный в данный момент
ПЭ.
Информация относительно типа операции должна содержаться в коде операции
команды.
Управление процессорными элементами производится микропрограммой. Из
микрокоманды поступают соответствующие биты на входы управления ПЭ. Также
микрокомандой, в зависимости от типа операции, производится приостановка одного из
процессорных элементов (подача сигнала высокого уровня на вход «HOLD»),
запрещение/разрешение вывода данных регистрам адреса и данных.
9
4.2.2
Микропрограммное устройство управления
Микропрограммное устройство управления (МУУ) состоит из регистра команд, регистра
микрокоманд,
преобразователя
AB/DB
начального
адреса,
секвенсора
микрокоманд и микропрограммной
памяти.
Предназначено
для
RGKom
управления
последовательностью
Адреса РОН
выполнения
микрокоманд,
(на вх. MUXA,B ОБ)
КОП
организации прерываний.
Регистр команд, также как и
RST
ПНА
регистры входных и выходных
АП
данных/адреса,
является
LDB
интерфейсным. Через него с шины
данных/адреса подается очередная
команда.
CC из MUXS
I
SEQ MK
ОБ
Преобразователь начального
адреса (ПНА) предназначен для
МПП
дешифрации кода операции в адрес
микропрограммной
памяти,
по
которому
находится
первая
RGMK
микрокоманда. ПНА может быть
выполнен
как
комбинационным
Инструкции
УСА
устройством, так и в виде ПЗУ, в
котором зашиты начальные адреса
последовательностей микрокоманд.
CB
Рис. 12. Упрощенная структурная схема МУУ
Микропрограммная память (МПП) представляет собой ПЗУ и предназначена для
хранения последовательностей микрокоманд.
Регистр микрокоманд является конвейерным регистром, выдающим по фронту
синхроимпульса очередную микрокоманду для выполнения.
Секвенсор – основное устройство МУУ. Оно адресует микропрограммную память. Для
выбора адреса следующей микрокоманды используются источники:
 ПНА;
 регистр микрокоманд;
 флаги;
 стек.
10
4.3. Оперативная память
4.3.1
Описание оперативной памяти
Оперативная (или основная) память служит для хранения информации (данных,
программ, промежуточных и конечных результатов обработки). Поскольку шина адреса 32разрядная, то максимальная ёмкость ОП 4 Гслов. Структура ОП – многоблочная, т.е. имеет в
своем составе блоки фиксированной длины.
ОП делится на ОЗУ и ПЗУ. Ёмкость ОЗУ 32 Мбайт. В качестве ПЗУ используется
микросхема FLASH, ёмкостью 128 Кб с организацией 128Kx8. По заданию имеется блок
обнаружения и коррекции ошибок. Поэтому ОЗУ построено на SIMM модуле динамической
памяти (MCM40800S60 – фирма Motorola) c организацией 8Мх40 (32 разряда информационные,
7-контрольные, 1 разряд не используется). ПЗУ начинается с нулевого адреса, затем идет ОЗУ.
Для формирования временных диаграмм записи, чтения, регенерации DRAM, а также для
выбора ОЗУ-ПЗУ необходим контроллер памяти. В него входит также схема блока контроля,
которая будет рассмотрена ниже. Структурная схема ОП изображена на рис. 13.
адрес
данные
контроллер
данные
MEM
R/#W
синхросигн
ал
блок контроля
контро
льные
упр.
сигналы
упр.
сигналы
данные
биты
DRAM
FLASH
Рис.13. Cтруктурная схема ОП.
4.3.2
Описание блока контроля памяти по коду Хэмминга.
Суть проблемы заключается в том, что при использовании в качестве ОЗУ микросхем
динамической памяти возможны ошибки в хранимых словах. Ошибки обычно бывают двух
видов - постоянные и типа «сбой». Постоянные ошибки характеризуются тем, что содержимое
одной, нескольких или всех адресуемых ячеек БИС заранее
определено - из них всегда
считывается одна и та же информация. Например, из ячеек с адресами, кратными некоторому
числу, может считываться лог. 1, и попытка записи лог. 0 в эти ячейки не даёт желаемых
результатов. Ошибки типа «сбой» связаны с разрядом конденсаторов динамических элементов
памяти из-за действия кратковременных импульсов случайных помех по цепям питания или
линиям управления, из-за пролёта альфа-частиц через кристалл БИС и т.п. Ошибку типа
11
«сбой» можно устранить повторной записью в ту же ячейку считанного и откорректированного
кода.
Для этих целей можно использовать блок контроля, использующий код Хэмминга. Код
Хэмминга позволяет исправлять одиночные ошибки, обнаруживать двойные и тройные
ошибки.
Для реализации контроля и исправления ошибок памяти с использованием кода Хэмминга
используется специализированная микросхема фирмы
IDT - IDT49C460E с временем
обнаружения ошибки 10 нс и временем исправления ошибки 14 нс.
Алгоритм работы корректора следующий.
При записи слова в ОЗУ корректор формирует 8-разрядный код Хэмминга (поскольку
слово - 32-разрядное, то рассматриваются только 7 контрольных разрядов), который также
передаётся в накопитель. В результате в адресуемой ячейке ОЗУ запоминается полезная
информация (32 бит) и вспомогательная (7 бит).
При считывании слова из ячейки памяти оно в неизменном виде поступает в корректор;
туда же передаётся код Хэмминга, считанный из той же ячейки. Корректор анализирует
полученную информацию. Если ошибок нет, то поступившее из накопителя 32-разрядное слово
без изменений передаётся в магистраль. Если имеется одиночная ошибка в одном из считанных
32 разрядов, то эта ошибка исправляется «на проходе» (но не в самом накопителе), и
восстановленное слово передаётся в магистраль. Одновременно с этим формируется сигнал
Корректируемая ошибка, который в данной схеме процессором игнорируется (выход ERROR#
не используется). Допустима также одиночная ошибка в считанных контрольных разрядах, если
нет ошибок в информационных. Если в считанном 39-разрядном слове две или более ошибок,
то оно не исправляется, формируется сигнал Некорректируемая ошибка, и в контроллер
прерываний посылается запрос на прерывание наивысшего приоритета.
Рис.14. Временные диаграммы работы блока контроля при чтении данных из памяти
Рис.15. Временные диаграммы работы блока контроля при записи данных в память
12
Структурная схема подключения микросхемы IDT49C460E показана на рис. 16.
Рис.16. структурная схема подключения микросхемы IDT49C460E
-
Входы задания ширины данных СODE ID 1,0 заземлены т.к. ширина данных 32 бита.
Входы задания режимов диагностики MODE 0,1 заземлены (используется нормальный режим).
Вход разрешения коррекции correct активизирован.
Вход разрешения OEsc вывода контрольных битов через порт SC. Если чтение из памяти –
вывод запрещен, если запись в память – вывод разрешен.
Вход разрешения вывода данных через порт D активизирован на низком уровне синхросигнала
при условии что есть обращение к памяти.
Флаг двойной ошибки MULERR фиксируется в конце текущего цикла в триггере, и выдается на
входы тестирования секвенсора в следующем цикле.
Выход однократной ошибки ERR не используется т.к. однократные ошибки данная микросхема
исправляет.
CLK –системный синхросигнал.
MEM-системный сигнал обращения к памяти.
R/W-системный сигнал задания режима работы с памятью (чтение/запись).
4.4. Блок синхронизации
Блок синхронизации состоит из двух частей:
- устройства синхронизации;
- схемы начальной установки;
CB
«Сброс»
Схема сброса
в SEQMK
Устройство
синхронизации
К устройствам,
требующим
синхросигнал
Блок синхронизации
Рис. 17. Структурная схема блока синхронизации
13
Устройство синхронизации (УС) предназначается для выработки импульсных
последовательностей согласующихся по времени работу узлов и устройств в подсистеме или
системе в аппаратных средствах.
C1
C2
Генератор
Формирователь
опорных
сигналов
.
.
.
C1
Схемы
размножения
CN
.
.
.
CN
Рис. 18. Структурная схема устройства синхронизации
Генератор формирует последовательность прямоугольных импульсов с определённой
частотой. Формирователь опорных сигнал (обычно используются делители частоты)
преобразовывает последовательность в системные синхросигналы. Схема размножения
увеличивает мощность синхросигналов. Нельзя допустить расфазировку синхросигналов, что
вызовет сбои в аппаратуре. Для этого необходимо использовать ИМС размножения с очень
малой расфазировкой CLK.
В качестве генератора, выдающего синхросигнал CLK, взята микросхема К1804ГГ1.
К1804ГГ1 – системный тактовый генератор (ТГ), предназначен для применения в составе
блоков синхронизации центральных процессоров микро-ЭВМ и других вычислительных
устройств в качестве задающего тактового генератора (ТГ). Микросхема ТГ содержит
внутренний генератор опорной синхропоследовательности: опорная частота (до 30 МГц)
задается внешним кварцевым резонатором. Данный генератор позволяет формировать
синхросигнал с различной длительностью сигнала высокого и низкого уровней [4], чем
достигается повышение производительности системы в общем.
Задача схемы начальной установки – сброс процессора при включении, возобновлении
питания, а также для прогрева микросхемы динамической памяти и нормальной ее работы в
последующем времени. По начальному адресу в МПП должна хранится МК инициализации
системы, т.е. все выходы RG-ов и устройств перевести в состояние высокого импеданса, что бы
ни вызвать конфликтов на шинах.
Схема начальной установки может быть выполнена с применением микросхемы
MC34064, фирмы MOTOROLA.
4.5. Система прерываний
Прерывания обеспечивают реакцию процессора на события, происходящие асинхронно
по отношению к исполняемому программному коду.
Для разработки системы прерываний необходимо принять последовательную структуру
(рис. 19). Имеется одна общая для всех устройств линия запроса на прерывание. Получив
запрос, процессор посылает сигнал, подтверждающий получение запроса. Сигнал
подтверждения прерывания проходит от одного устройства к другому до тех пор, пока не
достигнет устройства, пославшего запрос на прерывание. Тогда это устройство подает свой
идентифицирующий номер (вектор) на шину данных, после принятия, которого вызывается
программа обрабатывающая прерывание данного устройства. Для такой структуры характерны
более низкие затраты программных и аппаратных средств, однако распределение приоритетов
устройств, здесь фиксировано. Кроме того, сигнал INTA (Interrupt Acknowledge –
Подтверждение прерывания) проходит через устройства с некоторой временной задержкой.
14
Необходимо помнить, что при запоминании и восстановлении состояния процессора, все
прерывания запрещены. Устройство, выставившее запрос, разрывает линию подтверждения
(INTA).
AB/DB
ЦП
CB
Запрос на прерывание
INT
INT
INTA
подтверждение
прерывания
INT
У №1
INT
У №2
…
У №N
Рис. 19. Последовательная структура прерываний.
Алгоритм выполнения прерывания:
1. Распознавание запроса на прерывание. На границе инструкций процессор проверяет
состояние линии запросов на прерывание (INT). Если неактивна, то обрабатывается
следующая инструкция.
2. Запоминание состояния. При обработке прерываний процессор сохраняет в стеке
словосостояние (регистр флагов и указатель следующего адреса).
3. Подтверждение прерывания. Процессор подает сигнал подтверждения и устройство,
подавшее запрос на прерывание выставляет вектор/адрес на шину данных.
4. Вызов подпрограммы обработки прерывания. Процессор сбрасывает флаг разрешения
прерываний, по вектору определяет адрес обработчика и выполняет его.
5. Восстановление и возврат. Восстанавливается словосостояние, устанавливается флаг
разрешения прерываний.
Основная программа
Запрос на
прерывание
Подпрограмма обработки прерываний
n-1
m
n
m+1
n+1
m+2
n+2
m+3
m+4
Рис. 20. Последовательность выполнения машинных команд при обработке прерываний
Маска прерывания представляет собой двоичный код, разряды которого поставлены в
соответствие запросам прерывания. Состояние «1» в данном разряде регистра маски разрешает,
а состояние «0» запрещает (маскирует) прерывание от соответствующего запроса.
Способ формирования и передачи в ЦПУ вектора прерываний:
Периферийное устройство по своей индивидуальной линии выставляет запрос на прерывание,
который приходит на контроллер прерываний, который в свою очередь выдает сигнал
прерывания на процессор и выдаёт в шину данных вектор прерывания. Причём контроллер
обрабатывает запросы только соответствующие маске прерывания и немаскируемые
прерывания.
Принятый способ возврата из прерываний и его реализация:
При приходе сигнала прерывания на процессор, происходит запись вектора прерывания из
шины данных и его обработка. По окончании обработки идет восстановление состояния. Далее
15
выполняется команда, следующая за исходной. Таким образом, осуществляется возврат из
прерывания.
Запоминание и восстановление состояния прерываемой программы:
По приходу сигнала запроса прерывания происходит запоминание текущей программы. Так как
запоминание идет на макро уровне, то ожидается завершение текущей команды, затем
сохраняются значения:
 Регистров общего назначения
 регистр состояния
 счётчик команд IP
После прихода вектора выполняется соответственная программа обработки по завершении
которой происходит восстановление состояния прерванной программы. Так как текущая
команда выполнена, то начинается выполнение следующей.
4.6. Периферийные устройства ЭВМ
В состав разрабатываемой ЭВМ входят разнообразные по выполняемым функциям,
принципам действия и характеристикам периферийные устройства (ПУ), которые по их
назначению можно разделить на две группы:
внешние запоминающие устройства (ВЗУ), предназначенные для хранения больших
объемов информации
устройства ввода-вывода, обеспечивающие связь машины с внешней средой, в первую
очередь с пользователем (дисплей, клавиатура и т.п.) [2]
4.6.1
Ввод-вывод
По заданию ввод/вывод должен быть программно-управляемый с отображением в
памяти.
При программно-управляемом (условном) вводе/выводе управление
обменом
информацией осуществляется подпрограммой, которая сама опрашивает устройства на предмет
их готовности передавать данные. При данной организации ввода/вывода сводятся к минимуму
аппаратные затраты, но увеличивается загруженность процессора.
Ввод-вывод с отображением в памяти - это способ в соответствии с которым пересылка
данных к периферийным устройствам (ПУ) и из этих устройств осуществляется с
использованием некоторого пространства памяти. При этом адрес памяти декодируется в
периферийном устройстве, т. е. имеется возможность установить, когда адресовано данное
конкретное устройство. Обычно каждому функциональному блоку ПУ присваивается свой
адрес памяти, и ЦП может произвести обращение к этому блоку.
Достоинство ввода-вывода с отображением в памяти заключается в том, что для
выполнения ввода-вывода могут быть использованы все команды обращения к памяти.
Следовательно, машине не обязательно иметь специальные команды ввода-вывода.
Недостаток состоит в том, что необходимо присваивать часть памяти ПУ. Таким
образом, полный диапазон адресации памяти в машине уменьшается на величину этой части
адресов. Также при программно-управляемом вводе/выводе процессор все время этой операции
отвлекается от выполнения основной программы решения задачи. Операция пересылки данных
логически проста, чтобы эффективно загружать логически сложную быстродействующую
аппаратуру процессора. В результате при использовании программно-управляемой передачи
данных снижается производительность вычислительной машины.
Монитор
Для отображения производимых действи й, хранящихся данных и т.д. используется
устройство, носящее название монитор. Монитор способен выводить текстовую и графическую
16
информацию ЭВМ. Монитор, как и всякое другое периферийное устройство, подключается
через контроллер (видеоадаптер) к системной шине.
Следует отметить, что монитор является пассивным устройством, которое не выдает
данные и управляющие сигналы, а просто отображает информацию динамически
изменяющуюся информацию, которая хранится по определенным адресам в ОП. Обычно в
памяти хранится несколько "экранов" (страниц), вывод же производится с текущей. Это
предусматривает применение графического ускорения, т.е. массивное изменение информации
на текущей странице вызовет мерцание на экране и долгую перерисовку особенно
графических объектов. Этого можно избежать, заранее подготовив дополнительную страницу
видеоизображения и присвоив ей номер текущей видеостраницы. Вывод текущей
видеостраницы производится каждые 17мс (60 Hz), при этом информация считывается в ЗУ
AB/DB
Контроллер монитора
Монитор
видеоадаптера определённой ёмкости (объём ЗУ видеоконтроллера определяет разрешение
изображения). Отображение информации ЗУ видеоадаптера происходит независимо от
процессора. Ниже приводится структурная схема включения монитора (рис. 21) и структурная
схема контроллера монитора (рис. 22).
Рис. 21. Структурная схема включения монитора
К монитору
RGB
Video
Интерфейс
монитора
Контроллер
ЭЛТ
Контроллер
атрибутов
(RAMDAC)
Видеопамять
Внутренняя шина
Расширение
BIOS
Внешний
интерфейс
Графический
процессор
с шины AB/DB
Рис. 22. Структурная схема контроллера монитора
Поскольку контроллер предназначен для подключения монитора, его обязательным
элементом будет контроллер ЭЛТ. В задачи контроллера входит согласованное формирование
сигналов сканирования видеопамяти (адрес и стробы чтения) и сигналов вертикальной и
горизонтальной синхронизации монитора.
Видеопамять является специальной областью памяти, из которой контроллер ЭЛТ,
организует циклическое чтение содержимого для регенерации изображения.
17
Контроллер атрибутов управляет трактовкой цветовой информации, хранящейся в
видеопамяти. В текстовом режиме он обрабатывает информацию из байтов атрибутов
знакомест, в графическом – из битов текущего выводимого пикселя. Контроллер атрибутов
позволяет увязать объем хранимой цветовой информации с возможностями монитора.
Графический контроллер является средством повышения производительности
программного построения изображений, точнее их образов, в видеопамяти.
Внутренняя шина адаптера предназначена для высокопроизводительного обмена
данными между видеопамятью, графическим акселератором и внешним интерфейсом.
Блок внешнего интерфейса связывает адаптер с общей шиной разрабатываемой ЭВМ.
Блок интерфейса монитора формирует выходные сигналы соответствующего типа (RGBTTL, RGB-Analog, S-Video или композитный видео). Этот же блок отвечает и за диалог с
монитором: чтение бит идентификации VGA-монитора.
Модуль расширения BIOS (Video BIOS) хранит код драйверов видеосервиса и таблицы
знакогенераторов [5].
Клавиатура
Клавиатура является одним из основных устройств ввода, обеспечивающих
интерактивное общение пользователя с ЭВМ. Она содержит микропроцессор (контроллер
клавиатуры), который воспринимает каждое нажатие на клавишу и выдает последовательный
скан-код. Скан-код - это однобайтовое число, младшие 7 бит которого представляют
идентификационный номер, присвоенный каждой клавише, а старший 8-ой бит кода говорит о
том, была ли нажата клавиша (бит = 1, код нажатия) или освобождена (бит = 0, код
освобождения).
При поступлении скан-кода из порта вызывается прерывание. Приоритет клавиатуры
выше всех приоритетов остальных периферийных устройств.
Процессор прекращает выполнять текущую команду и выполняет процедуру,
анализирующую скан-код.
AB/DB
Подтверждение
прерывания
(INTA)
Контроллер клавиатуры
Запрос на
прерывание
(INTR)
Клавиатура
Рис. 23. Структурная схема включения клавиатуры
Для того, чтобы ЦП успевал обрабатывать все нажатия клавиш, контроллер клавиатуры
должен иметь буфер FIFO. Он занимает непрерывную, постоянную область адресов памяти.
Два указателя хранят позиции головы и хвоста строки символов, находящихся в буфере в
текущий момент. Новые нажатия клавиш сохраняются в позициях, следующих за хвостом, и
соответственно обновляют указатель хвоста буфера. Считывание же происходит по указателю
головы строки символов. Такая конструкция позволяет легко очищать буфер, для этого надо
установить значение указателя головы значению указателя хвоста.
18
4.6.2
Внешние запоминающие устройства
Внешняя память состоит из нескольких ВЗУ, в качестве которых используются, главным
образом, электромеханические ЗУ (винчестеры). Внешние ЗУ являются устройствами с
произвольным обращением, допускающим многократное считывание информации и запись
информации на место ранее записанной [2].
Периферийные устройства (ПУ) присоединяются с помощью блоков управления
(контроллеров) периферийными устройствами, осуществляющих согласование форматов
данных, используемых в ПУ с форматом принятом для передачи по общей шине.
Однако такой способ обмена мало подходит для ПУ с поблочной передачей данных (ЗУ
на дисках, лентах и некоторые другие ПУ). В этом случае применяют прямой доступ к памяти и
контроллеры ПДП [2].
Прямой доступ к памяти – это способ пересылки данных, при использовании которого
устанавливается непосредственная связь между ПУ, в данном случае ВЗУ, и памятью без
участия ЦП. В разрабатываемой ЭВМ используется интерфейс общая шина, следовательно, что
ЦП и ПУ не могут обращаться к памяти в одном и том же цикле.
В данной работе используется метод ПДП «захват цикла», т.е. устройство,
осуществляющее ПДП, отнимает для этой цели у ЦП цикл памяти. В процессе выполнения
пересылок с ПДП процессор продолжает выполнять программу (не блокируется), т.е.
выполнение программы и пересылка с ПДП совмещаются во времени. Если цикл памяти нужен
одновременно и процессору, и устройству, осуществляющему пересылку с ПДП, то приоритет
отдается последнему, а ЦП ожидает окончания цикла ПДП.
CB
AB/DB
Разрешение
ПДП
Запрос ПДП
Контроллер ПДП
Винчестер
Рис. 24. Структурная схема включения ВЗУ типа «винчестер»
В данной работе в качестве ВЗУ выступает устройство типа «винчестер» - ВЗУ с очень
большой емкостью, по сравнению с внутренней памятью.
4.7. Таймер
Таймер предназначен для деления машинного времени на временные интервалы, чтобы
эффективно использовать процессор при работе с периферийными устройствами. Он
обеспечивает совместную работу ЦП и ПУ в реальном масштабе времени, осуществляя
разбиения машинного времени на равные интервалы времени.
Назначение таймера:
 генерация прерываний от системных часов;
 генерация запросов на регенерацию памяти;
 генерация звуковых сигналов (PC Speaker).
В состав таймера входят схемы, необходимые для:
 запроса и получения канала;
 формирования вектора прерывания.
19
В качестве таймера в ЭВМ используется аналог микросхемы 580ВИ53 - трехканальное
программируемое устройство, предназначенное для организации работы микропроцессорных
систем в режиме реального времени. Таймер формирует сигналы с различными временными
параметрами.
Программируемый таймер реализован в виде трех независимых 16-разрядных каналов с
общей схемой управления. Каждый канал может работать в шести режимах. Программирование
режимов работы каналов осуществляется индивидуально и в произвольном порядке путем
ввода управляющих слов в регистры режимов каналов, а в счетчики - запрограммированного
числа байтов.
Управляющими сигналами для таймера являются, сигналы каналов, разрешающие или
запрещающие счет, сигналы выбора каналов, а также входы write/read и вход выбора
микросхемы. Максимальное значение счета: в двоичном коде 216; в двоично-десятичном коде
104, а частота синхронизации каналов 0-2,5 МГц.
AB/DB
CB
Подтверждение
прерывания (INTA)
Таймер
Запрос на прерывание
(INTR)
Рис. 25. Структурная схема включения таймера
20
5. Разработка принципиальной схемы КЭШ-данных
Ниже приводится описание назначения, состава и принципа работы кэша данных.
Кэш-память (Cash Memory) – сверхоперативная память (СОЗУ), является буфером между
ОП, процессором и другими абонентами шины. Кэш-память не является самостоятельным
хранилищем; информация в ней не адресуется клиентами подсистемы памяти, присутствие
кэша для них «прозрачно». Кэш хранит копии блоков данных тех областей ОП, к которым
происходили последние обращения. Следующее обращение к тем же данным будет обслужено
кэш-памятью быстрее, чем ОП. От эффективности алгоритма кэширования зависит вероятность
нахождения требуемых данных в кэш-памяти и, что приводит к увеличению
производительности памяти и ЭВМ в целом.
Кэш не может хранить копию всей ОП, поскольку его объем во много раз меньше
объема основной памяти. Он хранит лишь ограниченное количество блоков данных и каталог
(caсhe directory) – список их текущего соответствия областям основной памяти.
При каждом обращении к кэшируемой памяти контроллер кэш-памяти по каталогу
проверяет, есть ли действительная копия затребованных данных в кэше. Если она там есть, то
это случай кэш-попадания (caсhe-hit), и обращение за данными происходит только к кэшпамяти. Если действительной копии там нет, то это случай кэш-промаха (caсhe-miss), и данные
берутся из ОП передаются на общую шину и помещаются в кэш. В соответствии с алгоритмом
кэширования блок данных, считанный из ОП, при определенных условиях, заместит один из
блоков кэша. Поиск блока в списке должен происходить быстро, чтобы не свести на нет
выигрыш от применения быстродействующей памяти. Обращение к основной памяти
начинается одновременно с поиском в каталоге, и в случае попадания – прерывается [5].
На рис. 26 представлена структура кэшированной памяти. В данной структуре общая
шина условна разбита на две шины с целью удобного отображения. Это одна шина, адрес и
данные передаются в разное время, например, по микрокоманде.
AB/DB
ЦП
Адрес
ОП
КЭШ
cache
Hit
ТЭГ
Данные
Рис. 26. Структура кэширования основной памяти
Контроллер кэша оперирует строками (caсhe line) фиксированной длины. Строка может
хранить копию блока основной памяти, размер которого, естественно, совпадает с длиной
строки. С каждой строкой кэша связана информация об адресе скопированного в нее блока ОП
и признаки ее состояния. Информация о том, какой именно блок занимает данную строку, и ее
состояние называется тегом (tag). В операциях обмена с ОП строка участвует целиком[6].
Строки кэша под отображение блока памяти выделяется только при операциях чтения.
Запись блока, не имеющего копии в кэше, производится только в основную память. Поведение
кэш-контроллера при операции запись в память, когда копия затребованной области находится
в некоторой строке кэша, определяется его политикой записи. Существует два основных
алгоритма записи данных из кэша в основную память: сквозная запись и обратная запись. В
данной работе используется алгоритм сквозной записи. Он конечно, менее эффективен чем
алгоритм с обратной записью, но прост в аппаратной реализации.
Алгоритм сквозной записи предусматривает выполнение каждой операции записи,
попадающей в кэшированный блок, одновременно и в строку кэша, и в ОП. При этом
процессору при каждой операции записи придется ожидать окончания относительно
21
длительной записи в основную память. Алгоритм достаточно прост в реализации и легко
обеспечивает целостность данных за счет постоянного совпадения копий данных в кэше и ОП.
Для него нет необходимости хранить признаки присутствия и модифицированности – вполне
достаточно только информации тега. Но вся эта простота оплачивается низкой эффективностью
записи.
В зависимости от способа определения взаимного соответствия строки кэша и области
основной памяти различают три архитектуры кэш-памяти:
 кэш прямого отображения (direct-mapped cache) – адрес памяти, по которому происходит
обращение, однозначно определяет строку, в которой может находиться отображение
требуемого блока.
 полностью ассоциативный кэш (fully associative cache) – любая строка может отображать
любой блок памяти.
 частично – ассоциативный кэш (set-associative) – каждый блок ОП может претендовать
на одну из нескольких строк кэша, объединенных в набор.
В данной работе используется частично ассоциативная кэш-память. Это компромиссный
вариант между полностью ассоциативной кэш-памятью и кэш-памятью с прямым
отображением. Именно этот вариант и используется на практике. Здесь любой блок
информации может попасть в любую из нескольких строк, расположенных на конкретной
горизонтали, но не может попасть на другую горизонталь.
Кэш-память состоит из трех блоков: блок данных, блок тэгов и блок
LRU/достоверности (на рис. 28 последний блок из-за недостатка места обозначен просто как
блок LRU). Блок данных разбивается на строки. Всего этих строк 4×744 = 2976. Каждая строка
имеет формат 32 бита. В строку можно загрузить данные из памяти. Каждой строке ставится в
соответствие свой тэг в блоке тэгов. На рисунке приведен пример, где соответствующие друг
другу строка и тэг помечены звездочками. Тэг имеет формат 11 бит.
Всю кэш-память данных можно условно разбить на 744-е горизонтали (на рисунке
соответственно гр. 0 - гр. 744 ). На каждой горизонтали располагаются четыре строки,
соответствующие этим строкам четыре тэга и один 7-ми битовый элемент LRU/достоверности.
Далее рассмотрим работу кэш-памяти данных [7]:
1. Вариант, когда МП ищет в кэш-памяти необходимые данные и там их не находит (кэшпромах).
Пусть при поиске (соответствующего этому Аф) данных в буфере произошел кэшпромах. При этом начинает работать механизм выбора данных из ОП. Когда МП в
соответствующем блоке данных ОП найдет нужные данные, он извлечет их на шину
данных. Одновременно МП возьмет найденные им ОП данные и загрузит их в одну из
строк блока данных кэш-памяти. При этом важным является то, что данные не могут
попасть в любую произвольную строку блока данных, он может попасть только в одну
из четырех строк на конкретной горизонтали. Номер горизонтали определяют при
этом разряды 0 - 10 физического адреса Аф.
Когда МП при кэш-промахе загружает в какую-либо строку кэш-памяти новые
данные, он одновременно копирует в соответствующий этой строке тэг 10-ть старших
разрядов Аф (разряды 12 - 21).
Для решения вопроса в какую из четырех строк на известной горизонтали попадет
(при кэш-промахе) считанные данные из ОП необходим расположенный на этой
горизонтали элемент LRU/достоверности. Вернее вопрос решается на основании
записанной в этом элементе информации.
Любой элемент LRU/достоверности имеет формат, приведенный на рис. 27.
b0
b1
b2
a0
a1
a2
a3
Рис. 27 Формат элемента LRU
22
Здесь a0 - a3 -биты достоверности. Каждый бит достоверности соответствует одной
из четырех расположенных на данной горизонтали строк. Когда МП после кэш-промаха
загружает «на горизонталь» новый начальный адрес страницы, он прежде всего
последовательно проверяет биты достоверности, расположенные на данной горизонтали.
Если при этом МП встречает строку, объявленную недостоверной, именно в нее и будет
загружен новый адрес.
Однако вполне возможно что все строки на данной горизонтали окажутся
достоверными. Тогда информацию из какой-то строки придется удалить, а на ее место
загрузить новый начальный адрес. МП при этом стремиться удалить начальный адрес той
страницы, к которой он обращался наиболее давно. В этом ему «помогают» биты LRU
(last recently used - «наиболее давно использовал») b0 –b2. Обозначим строки на
горизонтали S0, S1, S2 и S3. При кэш-попаданиях МП всегда обновляет биты LRU по
следующей схеме:
 при обращении к S0 или S1 бит b0 устанавливается в 1-цу, а при обращении к S2 или
S3 бит b0 сбрасывается в 0-ль;
 при обращении к S0 бит b1 устанавливается, а при обращении к S1 бит b1
сбрасывается;
 при обращении к S2 бит b2 устанавливается, а при обращении к S3 бит b2
сбрасывается;
Отсюда вытекает алгоритм удаления строк, приведенный в таблице 1.
Таблица 1
b0
b1
b2
0
0
безразлично
удаляется S0
0
1
безразлично
удаляется S1
1
безразлично
0
удаляется S2
1
безразлично
1
удаляется S3
2. Вариант, когда произошло кэш-попадание.
МП берет разряды 0 -11 этого адреса и определяет горизонталь в кэш-памяти
данных. Затем МП берет старшие 10-ть разрядов Аф ( разряды 12-21) и сравнивает их со
всеми четырьмя тэгами, расположенными на выбранной горизонтали. При этом
возможны два варианта: произошло сравнение с одним из тэгов или сравнений не
произошло совсем. Несколько сравнений сразу произойти здесь не может, так как
алгоритм заполнения кэш-памяти таков, что на одной горизонтали не может оказаться
одинаковых тэгов.
Если сравнений не произошло значит произошел кэш-промах. Действия МП при
кэш-промахе были рассмотрены в случае 1. Если сравнение с одним из тэгов произошло
- это кэш-попадание. МП достает из соответствующей этому тэгу строки 32 бита данных
и отсылает их на мультиплексированную шину данных, когда появится сигнал
микрокоманды AB/#DB, поданный на выходной буфер [7].
23
31
12 11
22 21
0
Аф
12
11
блок
тэгов
11 бит
тэг
32 байт
блок
данных
строка
*
*
блок LRU
7 бит
гр.0
гр.1
гр.2
гр.744
=
=
=
=
или
кэш-попадание кэш-промах
Рис. 28. Структурная схема кэш-памяти
Для хранения тегов обычно используются ИМС асинхронной SRAM. Длина строки
равна количеству байт, передаваемых за один стандартный пакетный цикл. В данном случае
длинна строки равна 32 битам.
Учитывая всё выше сказанное, можно разработать функциональную схему кэшданных (рис. 29).
Для пояснения функциональной схемы, необходимо рассмотреть механизм
мультиплексирования шины адреса и данных. Для получения адреса или данных используется
специальная микрокоманда, которая показывает наличие присутствия данных или адреса на
шине AB/DB- MK[AB/#DB].
Выборка данных из ОП начинается только после загрузки адреса.
При чтении данных из памяти микрокоманда MK[R/#W] равна 1 и эта МК подается на
микросхемы статической памяти, которые содержат строки данных и флаги, необходимые для
замещения строк при записи в кэш-память. После установления адреса на
мультиплексированной шине AB/DB и установления MK[AB/#DB] в 1, происходит захват
входными буферами адреса. Разряды от 0 до 11 подаются в качестве адреса для SRAM, а
разряды от 12 до 21 подаются на компараторы, которые сравнивают имеющийся тег и
прочитанный из памяти. При совпадении какого-либо тега, формируется сигнал кэш-попадания.
Затем с помощью CD происходит преобразование унарного кода в двоичный, и этот код
используется в качестве адреса при мультиплексировании выходных данных из строк кэшпамяти. Также параллельно происходит формирование битов LRU с помощью комбинационной
схемы. По срезу CLK происходит запись всех модифицированных флагов в блок LRU. При
кэш-промахе, происходит считывание флагов и их анализ с помощью комбинационной схемы
№1 (рис. 30) и комбинационной схемы №2 (рис. 31). Комбинационная схема №1 указывает на
недостоверное слово в строке, ее работа поясняется таблицей №2. Если же все слова
24
достоверны, тогда происходит анализ битов LRU, затем формируются биты выбора микросхем
памяти cs0-cs3. Происходит запись нового слова в блок данных и текущего тега. Работа
комбинационной схемы №2 поясняется таблицей 3.
Алгоритм записи данных, в принятой структуре кэша – сквозной, ничем не отличается от
ОП, т.е. сначала устанавливается адрес, а затем на вход данных ИМС памяти поступают
данные.
25
AB/DB
[12-21]
[0-11]
SRAM
D1
4K
A
32
[0-11]
D
1
BF
COD
EZ
RgMk[AB/#DB]
[0-11]
&
D1
CS
R/W
Z
D2
S0
BF D2
D1
D1
10
D1
CS
R/W
D2
COD
EZ
1
RgMk[AB/#DB]
MS
D2
D2
cs1
RgMK[R/#W]
Y
32
SRAM
D1
4K
A
&
32
10
D2
cs0
RgMK[R/#W]
RgMK[R/#W]
cache
32
COMP
LAB
COMP
AB/DB
32
DO
D1
1
D3
Y
S1
BF
D2
COD
EZ
D4
A
B
D
1
RgMk[AB/#DB]
BF
[0-11]
COD
EZ
1
D1
10
D2
cs2
RgMK[R/#W]
D2
Y
Y
RgMK[R/#W]
S2
RgMk[AB/#DB] 1
&
CS
R/W
&
[0-11]
RgMk[MEMR]
RgMk[R/W]
SRAM
D1
4K
A
Z
COMP
[12-21]
COMP
E
D
BF
Z
CD
D
BF
1
cache
RgMK[R/#W]
&
A
CS
R/W
Прервать выборку в ОП
Z
COD
EZ
1
[0-11]
A
B
E
1
&
RgMk[AB/#DB]
D2
S0
S1
S2
S3
S3
CS
R/W
[12-21]
RgMK[R/#W]
cache
D1
10
D2
cs3
RgMK[R/#W]
COD
EZ
SRAM
D1
4K
A
SRAM
&
a0
a1
a2
a3
b0
b1
b2
b0
CLK
S0
S1
1
S1
&
b1
1
b2
S2
S3
D
1
BF
Z
COD
EZ
&
Комб.
схема
1
c0
c1
c2
c3
RgMK[R/#W]
A0
A1
A2
A3
B0
B1
B2
B3
MS
Q0
Q1
Q2
Q3
cs0
cs1
cs2
cs3
Комб.
схема
2
A
A0
A1
A2
A3
B0
B1
B2
B3
MS
Q0
Q1
Q2
Q3
c0
c1
c2
c3
A
c0
&
c1
&
c2
&
c3
&
E
E
RgMK[R/#W]
D
1
&
BF
Z
COD
EZ
a0
XOR
a1
XOR
a2
XOR
a3
XOR
Рис. 29. Функциональная схема кэш-памяти
26
Таблица 2.
b0
b0
&
b1
&
b0
&
b1
b0
b2
&
&
cs0
&
&
cs1
&
&
cs2
&
&
cs3
b1
0
0
0
0
1
1
1
1
b2
0
0
1
1
0
0
1
1
cs0
0
1
0
1
0
1
0
1
cs1
1
1
0
0
0
0
0
0
cs2
0
0
1
1
0
0
0
0
cs3
0
0
0
0
1
0
1
0
0
0
0
0
0
1
0
1
&
b0
b2
Рис. 30 Комбинационная схема №1анализа
битовLRU
Таблица 3.
a0
&
a0
a1
&
&
cs2
&
cs3
&
&
&
a0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
&
a0
a1
a2
cs1
&
a0
a1
a2
a3
&
&
a0
a1
a2
a3
cs0
&
a0
a1
a2
&
&
1
A
&
a0
&
a2
&
a0
&
Рис. 31. Комбинационная схема №2 анализа
битов достоверности
27
a1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
a2
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
a3
0
1
0
1
0
0
1
0
1
0
0
1
0
1
0
1
cs0
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
cs1
0
0
0
0
0
0
0
0
1
1
1
1
0
0
0
0
cs2
0
0
0
0
0
0
0
0
0
0
0
0
1
1
0
0
cs3
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
A
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
Выводы
В ходе выполнения работы была разработана структурная схема ЭВМ, удовлетворяющая
исходным данным. Были описаны структурные схемы составляющих элементов ЭВМ, таких как
процессор, основная память, система ввода-вывода и др. Также была разработана
функциональная схема кэш-памяти данных.
В процессе решения поставленной задачи закрепились на практике теоретические знания,
полученные в ходе курса «Организация ЭВМ», понимание взаимодействий между различными
элементами схемы стало полнее. Работа оказала большую помощь в приобретении практических
знаний по разработке устройств ЭВМ. Цели, поставленные для данной работы, были выполнены
успешно.
Список литературы
1. Мик Дж., Брик Дж. «Проектирование микропроцессорных устройств с разрядномодульной организацией»: в 2 кн. / Перев. с англ.- М. Мир, 1984.
2. Каган Б.М. Электронные вычислительные машины и системы: Уч. пособие для вузов – 3-е
изд., перераб. и дополн. – М., Энергоатомиздат, 1991, - 592 стр.
3. Соболев В.И. Схемотехника. Руководство к курсовой работе. – Н., НГТУ, 1997, 61 стр.
4. Микропроцессоры и микропроцессорные комплекты интегральных микросхем:
Справочник: в 2 т./ Н.Н. Аверьянов, А.И. Березенко, Ю.И. Борщенко и др.; Под ред. В.А.
Шахнова.- М.: Радио и связь, 1988. – т. 2. – 368 стр.
5. Гук М.Ю. Аппаратные средства IBM PC: Энциклопедия. – СПб.: Питер, 1998. – 815 стр.
6. Угрюмов Е.П. «Цифровая схемотехника». – Спб.: БХВ-Петербург, 2001. – 528 стр.
7. Гузик В.Ф., Каляев В.А., Костюк А.И. Организация ЭВМ и систем: Учебное пособие.
Таганрог. ТРТУ, 1999, с.
28
Документ
Категория
Компьютеры и периферийные устройства
Просмотров
3
Размер файла
497 Кб
Теги
кимайкин
1/--страниц
Пожаловаться на содержимое документа