close

Вход

Забыли?

вход по аккаунту

?

Козионов

код для вставкиСкачать
Министерство Образования РФ
Новосибирский Государственный Технический Университет
Кафедра ВТ
Курсовой проект
по дисциплине «Организация ЭВМ»
Факультет: АВТ
Группа: АМ-010
Студент: Козионов К.В.
Преподаватель: Гребенников В.Ф.
Новосибирск 2004
Содержание:
1.
ЦЕЛЬ РАБОТЫ ........................................................................................................................................... 3
2.
ИСХОДНЫЕ ДАННЫЕ ............................................................................................................................. 3
3.
РАЗРАБОТКА СТРУКТУРНОЙ СХЕМЫ ЭВМ ................................................................................... 4
3. 1. ЦЕНТРАЛЬНОЕ ПРОЦЕССОРНОЕ УСТРОЙСТВО (ЦПУ) ........................................................................... 4
3. 1. 1. Разработка ОБ ................................................................................................................................. 4
3. 1. 2. Микропрограммное устройство управления МУУ ....................................................................... 6
3. 3. РАЗРАБОТКА ОПЕРАТИВНОЙ ПАМЯТИ (ОП) ............................................................................................ 7
3. 4. КЭШ КОМАНД ............................................................................................................................................. 8
3. 5. СИСТЕМА ПРЕРЫВАНИЙ ........................................................................................................................... 8
3. 6. БЛОК СИНХРОНИЗАЦИИ ............................................................................................................................ 9
3. 7. ТАЙМЕР...................................................................................................................................................... 9
3. 8. КЛАВИАТУРА И МОНИТОР ....................................................................................................................... 10
4. РАЗРАБОТКА БЛОКА КОНТРОЛЛЕРА ПРЯМОГО ДОСТУПА К ПАМЯТИ ............................... 10
4. 1. Разработка функциональной схемы контроллера ПДП ................................................................. 11
5. ВЫВОДЫ ........................................................................................................................................................ 15
6. СПИСОК ИСПОЛЬЗОВАННОЙ ЛИТЕРАТУРЫ .................................................................................. 16
ПРИЛОЖЕНИЕ 1. ............................................................................................................................................. 17
ПРИЛОЖЕНИЕ 2. ............................................................................................................................................. 18
2
1. Цель работы
Целью курсового проектирования является углубление и закрепление теоретических знаний студентов, приобретение навыков разработки узлов ЭВМ на структурном, функциональном и алгоритмическом уровнях.
Курсовой проект посвящен разработке структурной схемы гипотетической ЭВМ,
функциональной схемы и алгоритма(ов) работы конкретного блока, входящего в
состав этой ЭВМ.
2. Исходные данные
В состав ЭВМ входят следующие блоки:
 центральное процессорное устройство (ЦПУ);
 микропрограммное устройство управления (УУ);
 оперативная память (ОП);
 блок синхронизации (БС);
 система прерывания программ (СПП);
 таймер;
 система ввода-вывода (КПДП);
 монитор и клавиатура.
Основные параметры ЭВМ:
 адресность ЭВМ - двухадресная;
 длина команды - переменная.
 разрядность - не менее 16;
 емкость ОП - не менее 4 Мб.
Индивидуальные исходные данные:






Архитектура ЭВМ – двухшинная
Сопроцессор – отсутствует
Организация ОП – обычная
Наличие КЭШ – кэш команд
Система прерываний – радиальная макро
Система ввода/вывода – контроллер прямого доступа к памяти (работа в
селекторном режиме)
В качестве разрабатываемого блока: контроллер прямого доступа к памяти, алгоритм «запуск».
3
3. Разработка структурной схемы ЭВМ
Согласно индивидуальному заданию, используется двухшинная архитектура.
Традиционные шины адреса и данных соединены в одну, поэтому приходится использовать разделение этого ресурса (шины) во времени. Итак, шины:
 Шина адреса/данных (D/A BUS) – это 32-х разрядная шина, обеспечивающая передачу как адресов, так и данных;
 Шина управления (Control Bus) – это шина, передающая управляющие сигналы для всех блоков ЭВМ.
Все внешние устройства подключаются через соответствующие контроллеры,
что позволяет привести всё взаимодействие между устройствами к единому протоколу. Структурная схема гипотетической ЭВМ представлена в приложении 1.
Краткое описание основных блоков ЭВМ представлено ниже.
3. 1. Центральное процессорное устройство (ЦПУ)
Центральное процессорное устройство (ЦПУ) предназначено для обработки
данных, выполнения вычислений с различными типами данных (целые числа,
числа с плавающей точкой, адреса), формирования физического адреса и.т.д. При
разработке необходимо ориентироваться, прежде всего, на увеличение быстродействия проектируемой ЭВМ, конечно же, не забывая про надёжность работы.
3. 1. 1. Разработка ОБ
Для разработки детализированной структуры ОБ, необходимо ввести подуровни схемного описания ОБ, т.е. от высшего к низшему.
Первый уровень представляется как взаимодействие ОБ в системе операционной части микропроцессора(рис. 1).
DB/AB шина
данных
Команда
Микропрограммное
устройство
управления
(МУУ)
Адрес очередной
команды
Статус
Операционный блок
(ОБ)
Управление ОБ
CB–шина
управления
Рис. 1 Упрощённая структурная схема
CPU
ОБ предназначен для арифметико-логической обработки данных, генерации
адресов основной памяти, временного хранения информации. Соответственно,
рассматривать ОБ необходимо как устройство взаимодействующее с A/D Bus и
МУУ.
Из рис.1 видно, что управление ОБ осуществляется МУУ, ОБ так же может влиять через линию «статус» на формирование следующего адреса микропрограммы(МП) (код ветвления). К D/A Bus могут подключаться другие устройства, для
этого необходимо, чтобы выходы данных ОБ имели тристабильные состояния, ко4
торые должны управляться входами разрешения OEY . Для одновременной работы устройств ОБ необходим системный синхросигнал.
После выяснения общей структурной схемы можно “опускаться” на более низкий уровень структурного описания.
D/A Bus
RGDin
RGMK[const]
RGDout
SRG
ARG
LDB
–
локальная
шина данных
ЦПЭ
Y
Рис. 2 Структурная схема ОБ
Анализируя рис.2, можно понять, что взаимодействие с A/D Bus осуществляется через регистры с динамическим управлением по положительному фронту синхросигнала. Они должны иметь входы разрешение на запись и на чтение. Загрузка
данных в ОБ может осуществиться из 3-х источников: RGMK[const], SRG и RGDin
в свою очередь выбор источника загрузки должен производиться из отведённых
битов в МК.
Устанавливая регистры(RGDout и ARG) мы предполагали, что используется
память асинхронного типа, т.е. в ИМС памяти не встроены регистры адреса и
данных.
ОБ производит операции над данными или адресами, поэтому выход Y ОБ подключён к RGout, ARG. Соответственно, необходимо отключать ARG, если загрузка
ведётся на DB и наоборот, что необходимо отразить в битовых полях МК.
Для построения ОБ так же необходимо спуститься ещё на один уровень, на
уровень построения ЦПЭ. Это необходимо для понимания того, чем нужно «обвязать» МПС (рис. 3).
5
Логика
сдвигов
Из LDB
D
RGK[A]
PR0,PQ0
MUX A
A
RGMк[B]
MUX B
B
C0
“0”
“1”
C16
PR31,PQ31
D
RGMк[A]
RGK[B]
I
F
15
На
RGDout,
ARG
Y
Z, OVR, C32, F31
MUXC
Статусный
регистр
Q
( SRG )
Y
MUXS
На TST
МУУ
На
LDB
Рис. 3. Структурная схема ОБ
MuxA и MuxB выбирают источники адресов РОН под управлением, соответствующего бита МК. Логика сдвигов, SRG, MUXS, MUXC внешние(не встроенны в
МПС).
MUXS выполняет роль селектора кода ветвления. MUXC выбирает входной перенос (Co) для ЦПЭ.
3. 1. 2. Микропрограммное устройство управления МУУ
Будем проектировать МУУ, выполненное по двухуровневой конвейерной структуре, т.е. с наличием одного конвейерного регистра микрокоманд. Исходя из этого
следует выделить следующие компоненты МУУ:
1.
2.
3.
4.
5.
6.
Регистр КОП.
Регистр адресов регистрового файла в МПС
Преобразователь начального адреса (ПНА), в который поступает операционная часть команды (КОП). Представляет собой ППЗУ (PROM).
Секвенсор - осуществляет генерацию следующего адреса МПП, обеспечивает условные и безусловные переходы, организацию циклов, генерацию сигналов разрешения РгМК и ПНА.
Микропрограммная память.
Регистр МК.
Преобразователь начального адреса (ПНА) предназначен для дешифрации кода операции в адрес микропрограммной памяти, по которому находится первая
микрокоманда. ПНА может быть выполнен как комбинационным устройством, так
и в виде ПЗУ, в котором зашиты начальные адреса последовательностей микрокоманд.
Микропрограммная память (МПП) представляет собой ПЗУ и предназначена
для хранения последовательностей микрокоманд.
Регистр микрокоманд является конвейерным регистром, выдающим по фронту
синхроимпульса очередную микрокоманду для выполнения.
6
Секвенсор – основное устройство МУУ. Оно адресует микропрограммную память. Для выбора адреса следующей микрокоманды используются источники:
 ПНА;
 регистр микрокоманд;
 зависит от флагов;
 стек.
Рис. 4. Микропрограммное устройство управления (МУУ)
3. 3. Разработка оперативной памяти (ОП)
32 разряда ЦП позволяет адресовать до 4096К ячеек памяти, и хотя часть
адресов необходимо зарезервировать для программно доступных элементов
ЭВМ, проблем с расширением ОП возникнуть не должно.
ОП ЭВМ должна иметь в своём составе как оперативную (ОЗУ), так и постоянную (ПЗУ) память. Поэтому в состав ОП нужно включить контроллер, который будет выполнять функции управления памятью и, кроме того, функции арбитра шины. Основными управляющими сигналами является Read/Write, разрешающие запись или чтение, а также сигнал Output Enable.
Рис. 5. Общая структура памяти.
7
3. 4. Кэш команд
Кэш команд предназначен для хранения наиболее часто используемых команд.
Использование КЭШа увеличивает эффективность работы процессора.
Т.к. для данных и адреса используется одна шина, то при передаче последнего
записи в КЭШ не происходит, и адрес попадает напрямую на D/A шину.
Используется алгоритм сквозной записи, т.е. запись осуществляется одновременно в кэш и в ОП.
Алгоритм замещения информации в КЭШе - приоритетный FIFO. Принцип действия заключается в том, что у каждого блока есть бит активности, который устанавливается в 1, если к данному блоку происходило обращение. Замещению подлежит блок у которого бит активности установлен в 0.
При выявлении многозначного ответа схема управления формирует сигнал
ошибки.
3. 5. Система прерываний
Прерывания представляют собой определенное средство изменения последовательности состояний в ответ на внешние асинхронно происходящие события
(запросы на прерывание). Функции системы прерываний:
• организация вхождения в прерывающую программу;
• организация приоритетного выбора между запросами, поступающими одновременно;
• организация возврата в прерванную программу.
Реализация прерываний оказывает значительное воздействие на производительность и гибкость системы. Поэтому следует всё тщательно продумать при
выборе того или иного варианта структуры прерываний.
Использование
микросхемы
КМ1804ВН1 позволяет нам реализовать схему
векторного приоритетного прерывания с возможностью наращивания до 16
аппаратных прерываний. По другому такая схема носит название структуры системы прерываний с несколькими линиями запроса или радиальной структуры. В
этой структуре предусмотрена своя линия запроса для каждого устройства. Структура с несколькими линиями запроса позволяет достичь наименьшего времени
ответа, так как в ней устройство, пославшее запрос на прерывание, может быть
сразу же идентифицировано. Эта структура обеспечивает также довольно простую реализацию входящего в состав периферийного устройства интерфейса,
схема которого сводится, вообще говоря, к единственному триггеру запроса на
прерывание. Структура с несколькими линиями запроса позволяет сопоставить
каждому уровню приоритета (устройству) один разряд маски.
Общая структурная схема будет выглядеть следующим образом:
Рис. 6. Система прерываний – радиальная макро.
8
Сигналы прерываний поступающие на входы INR7-INRO устройства управления
прерываниями, преобразуются в вектор (в простейшем случае это простая шифрация). Полученный вектор поступает в дешифратор векторного адреса (ПЗУ), где
происходит вычисление начального адреса микропрограммы, который нужно загрузить в секвенсор. Все функции прерываний имеют один общий фрагмент - это
сохранение параметров выполняющейся в данный момент процедуры и восстановление их после завершения обработки вектора прерывания.
3. 6. Блок синхронизации
Блок синхронизации (БС) предназначен для обеспечения синхронной работы всех узлов ЭВМ. В его задачи входит генерация синхропоследовательностей
заданной формы и длительности для ЦП, таймера, контроллеров, ОП и других
устройств, входящих в состав ЭВМ.
В качестве основы для построения БС можно использовать микропрограммируемый тактовый генератор (например 1804ГГ1) . Это позволит реализовать
переменную длительность такта для ЦП, что поможет несколько повысить его
производительность.
Использование микросхемы, подобной КМ1804ГГ1, в качестве системного тактового генератора, предназначенного для применения в составе блоков синхронизации центральных процессоров микро-ЭВМ и других вычислительных устройствах в качестве задающего тактового генератора, дает целый ряд очевидных
преимуществ. Микросхема имеет микропрограммируемую длительность цикла
тактовых импульсов от 3 до 10 периодов опорной частоты, состояния "работа",
"останов", "ожидание", "шаговый режим". Данные характеристики позволяют использовать эту микросхему для обеспечения синхронной работы всех узлов ЭВМ.
Рис. 7. Функциональная схема блока синхронизации.
3. 7. Таймер
Большинство микроЭВМ содержит источник реального времени - часы и таймер. Таймер предназначен для деления машинного времени на временные интервалы для эффективного использования процессора при работе с периферийными устройствами. Он обеспечивает совместную работу ЦП и ПУ в реальном
масштабе времени, осуществляя разбиения машинного времени на равные интервалы времени(например по 20 мс). В состав таймера входят схемы, необходимые для:
• запроса и получения канала;
• формирования вектора прерывания;
9
3. 8. Клавиатура и монитор
Для получения итоговых данных, для постоянного наблюдения за различными
действиями вычислительной машины используется электронно-лучевая трубка и
ряд устройств, обеспечивающих отображение на ней информации - монитор. Монитор способен выводить текстовую и графическую информации ЭВМ для пользователя, отображать текущие данные и всевозможные изменения в системе.
Клавиатура является одним из основных устройств ввода, обеспечивающих интерактивное общение пользователя с ЭВМ. Она содержит микропроцессор (контроллер клавиатуры), который воспринимает каждое нажатие на клавишу и выдает последовательный скан-код. Скан-код - это однобайтовое число, младшие 7
бит которого представляют идентификационный номер, присвоенный каждой клавише, а старший 8-ой бит кода говорит о том, была ли нажата клавиша (бит = 1,
код нажатия) или освобождена (бит = 0, код освобождения). Таким образом, каждое нажатие клавиатуры дважды регистрируется в
контроллере клавиатуры,
подключенного к системной шине ЭВМ, которые также преобразует последовательный скан-код в параллельный.
4. Разработка блока контроллера прямого доступа к памяти
Контроллер ввода-вывода (КВВ) предназначен для обеспечения ПДП. Выполняет следующие функции:
 задание размеров массива данных и области памяти, участвующих в обмене;
 формирование адресов последовательных ячеек ОП, используемых в
передаче;
 подсчет числа единиц данных, прошедших через канал;
 определение момента завершения передачи массива данных;
КВВ служит для обмена данными между периферийными устройствами (ПУ) и
ОП. Для таких устройств, как накопители на магнитных дисках, лентах желательно
чтобы обмен с ОП происходил с достаточно большой скоростью. Поэтому для
ЭВМ с магистральной структурой предпочтительным будет ввод-вывод с ПДП.
Данный способ ввода-вывода освобождает ЦП от необходимости управлять
обменом данных и, следовательно, во время пересылки ЦП имеет возможность
выполнять другие задачи. Правда для этого команды ввода должны следовать в
программе заранее до потребности в данных, либо процесс инициировавший ввод
должен быть отложен до завершения ввода (в многозадачной операционной среде).
Для возможности сопряжения ЭВМ с несколькими ПУ разрабатываемый контроллер ПДП должен иметь централизованную структуру и уметь обрабатывать
запросы от ПУ.
Контроллеры ПУ обычно имеют несколько программно доступных регистров:
команд, адреса, числа слов. При обработке команды ввода-вывода ЦП записывает необходимые данные в эти регистры, что побуждает контроллер ПУ выставить
запрос на ПДП.
Контроллер ПДП, выявив запрос, выставляет сигнал подтверждения для данного ПУ, на что контроллер ПУ по очереди выставляет на шину данных содержимое
своих регистров (происходит инициализация контроллера ПДП).
10
Далее происходит обмен под управлением контроллера ПДП и освобождение
шины. Число слов, передаваемых за один захват шины определяется быстродействием ПУ, но не должно быть велико чтобы дать возможность процессору обращаться к памяти.
Большое значение при проектировании имеет выбор структуры канала разрабатываемого контроллера ввода/вывода. Что касаемо данного проекта, то особой
свободы здесь нет: предполагается, что контроллер имеет селекторный канал.
Селекторный канал предназначается для монопольного обслуживания одного
ПУ. При работе с селекторным каналом ПУ после пуска операции остается связанным с каналом до окончания цепи операций. Запросы на обслуживание от других ПУ, так же как и новые команды пуска операций ввода-вывода от процессора,
в это время не воспринимаются каналом: до завершения цепи операций селекторный канал по отношению к процессору представляется занятым устройством.
Управляющее слово выбирается селекторным каналом один раз в начале операции и содержится до окончания всех предписанных действий в триггерных регистрах канала. Необходимые изменения текущих параметров операции производятся быстро с помощью соответствующих действий над содержимым триггерных
регистров. Таким образом, все средства селекторного канала монополизируются
на время операции одним ПУ. Можно считать что селекторный канал содержит
только один подканал (комплекс средств, выделенных для обслуживания одного
ПУ), как это показано на рисунке 8.
Рис. 8. Контроллер Ввода/вывода
Вследствие
отсутствия потерь
времени
на перезапоминание текущих
параметров операции ввода-вывода селекторный канал обладает высокой
степенью готовности к обслуживанию пущенного им устройства и предназначается для работы с быстродействующими устройствами, которые могут терять
информацию вследствие задержек в обслуживании (ЗУ на магнитных лентах, дисках и др.).
4. 1. Разработка функциональной схемы контроллера ПДП
Контроллер ПДП, имеющий централизованную структуру, должен обеспечивать
выполнение следующих функций:
1) Обнаружение запросов на ПДП от ПУ;
2) Возможность инициализации с шины данных начальными значениями:
адреса и числа слов;
3) Распознавание характера обмена: чтение или запись в ОП;
4) Поддержание диалога с ПУ во время обмена с целью выяснить готовность ПУ к приёму или передаче данных;
5) Проверка возможности обращения к ОП;
11
6) Управление ОП во время обмена;
7) Информирование ЦП о завершении операции ввода-вывода.
Для построения контроллера целесообразно применить специализированную БИС 1804ВУ7, являющуюся генератором адреса ПДП (эта БИС имеет разрядность равную 8 бит, поэтому для получения 32-разрядного контроллера необходимо объединить 4-ре микросхемы), а в качестве УУ использовать 12-ти разрядный секвенсор 1804ВУ4.
Для уменьшения количества внешних связей контроллер ПДП будет иметь
по одной линии:
1) Запрос от ПУ;
2) Подтверждение запроса;
3) Готовность ПУ (активный уровень - низкий);
4) "Готов принять данные";
5) Завершение обмена.
Рис. 9. Структурная схема контроллера ПДП
Далее, мы по структурной схеме приведённой выше строим функциональную
схему (она выполнена с помощью пакета OrCad 9.1 и приведена в приложении).
Следует оговорить несколько моментов. В применённом КМ1804ВУ7 не используются некоторые биты инструкций: нам не нужны IE и I3. Поэтому на функциональной схеме эти линии «посажены на землю». Выходы DONE 4-х микросхем
1804ВУ7 (Amd2942) объединены по проводной схеме «И» поэтому и подключены
через питание и сопротивление +5 в. Для первоначальной инициализации (установки секвенсора на адрес инициализирующей программы) применяется системный сигнал #RESET, который устанавливает в «0» РГ.МК, что влечёт за собой по-
12
дачу нулевого адреса на вход секвенсора. Сигнал #RESET формируется следующим образом.
Схема начальной установки выполнена с применением микросхемы MC34064,
фирмы MOTOROLA. Микросхема MC34064 это специализированный для микропроцессорных систем контроллер предустановки, применяемый для выработки
асинхронного сигнала #RESET.
Для того, чтобы «привязать» сигнал #RESET к системному тактовому сигналу, достаточно поставить на его пути D-триггер.
Рис. 10. Формирование системного сигнала #RESET
ПУ должны быть подключены по структуре с одной линией запроса и цепочкой
последовательного прохождения сигнала подтверждения.
Рис. 11. Способ подключения ПУ к контроллеру ПДП
Функциональная схема разработанного узла приведена в Приложении 2.
13
Алгоритм «запуск»:
14
5. Выводы
В ходе выполнения работы была разработана структурная схема ЭВМ удовлетворяющая исходным данным. Были описаны структурные схемы составляющих
элементов ЭВМ, как то: процессор, основная память, система ввода-вывода и др.
Вторая часть работы отличается от первой тем, что в первой части проектировались узлы, спроектированные ранее в курсовом проекте по «Схемотехнике». Вторая же часть вызвала определённые трудности, которые по мнению автора решены.
15
6. Список использованной литературы
1. Угрюмов Е. Цифровая схемотехника. – СПб.: БХВ – Петербург, 2001. – 528 с.:
ил.
2. Э. Клингман Проектирование микропроцессорных систем. – М.: Мир, 1980. –
568 с.: ил.
3. С. В. Якубовский, Л. И. Ниссельсон и др. Цифровые и аналоговые интегральные микросхемы – справочник. – М.: Радио и Связь, 1990. – 496 с.: ил.
4. Н.Н. Аверьянов, А. И. Березенко и др. под редакцией В. А. Шахнова. Микропроцессоры и микропроцессорные комплекты интегральных миксрозем: Справочник: в 2 томах.. – М.: Радио и связь, 1988. – Т. 2. – 368 с.: ил
5. Мик Дж., Брик Дж. Проектирование микропроцессорных устройств с разрядно-модульной организацией: В 2-х книгах. Пер. с анг.-М.:Мир, 1984.-Кн. 2. 223с., ил
6. Схемотехника. Лекции / Соболев В .И.
7. Организация ЭВМ. Лекции / Гребенников В. Ф.
16
Приложение 1.
17
Приложение 2.
18
Документ
Категория
Компьютеры и периферийные устройства
Просмотров
2
Размер файла
604 Кб
Теги
козионов
1/--страниц
Пожаловаться на содержимое документа