close

Вход

Забыли?

вход по аккаунту

?

Полуцыганова

код для вставкиСкачать
МИНИСТЕРСТВО ОБРАЗОВАНИЯ И НАУКИ РФ
НОВОСИБИРСКИЙ ГОСУДАРСТВЕННЫЙ ТЕХНИЧЕСКИЙ УНИВЕРСИТЕТ
Кафедра ВТ
Курсовая работа по курсу
«Организация ЭВМ»
Группа: АМ-110
Студент: Полуцыганова Т.А.
Преподаватель: Гребенников В.Ф.
Дата:
г. Новосибирск
2004 г.
Содержание:
1. Цель курсового проекта ............................................................................................... 3
2. Задание на курсовой проект. ....................................................................................... 3
3. Разработка и описание структурной схемы ЭВМ. .................................................... 5
3.1.
Центральный процессор ........................................................................................... 6
3.2.
Система прерываний................................................................................................. 7
3.3.
Описание блока синхронизации и таймера ............................................................ 9
3.4.
Клавиатура ............................................................................................................... 11
3.5.
Монитор ................................................................................................................... 12
3.6.
Прямой доступ к памяти (ПДП) ............................................................................ 13
3.7.
Основная память ..................................................................................................... 15
3.8.
Контроль памяти по Хэммингу ............................................................................. 17
4. Разработка функциональной схемы КЭШа команд и данных ............................... 19
Литература ......................................................................................................................... 24
Приложение………………………………………………………………………………25
2
1. Цель курсового проекта
Целью курсового проектирования является углубление и закрепление
теоретических знаний студентов, приобретение навыков разработки узлов ЭВМ на
структурном, функциональном и алгоритмическом уровнях.
2. Задание на курсовой проект.
Курсовой проект посвящен разработке структурной схемы гипотетической
ЭВМ, функциональной схемы и алгоритма работы конкретного блока, входящего в
состав этой ЭВМ.
В состав ЭВМ входят следующие блоки:
- центральное обрабатывающее устройство (ЦОУ);
- микропрограммное устройство управления (УУ);
- оперативная память (ОП);
- блок синхронизации (БС);
- система прерывания программ (СПП);
- таймер;
- система ввода-вывода (СВВ);
- монитор и клавиатура;
- НГМД;
- «Винчестер».
Основные параметры ЭВМ:
- адресность ЭВМ - двухадресная;
- длина команды – переменная;
- разрядность - не менее 16;
3
- емкость ОП - не менее 1 Мбайт.
Индивидуальные исходные данные на выполнение курсового проекта:
Структура - трехшинная, организация ОП - многоблочная, наличие КЭШа
команд и данных, прерывания радиальные на макроуровне, организация В/В – ПДП,
контроль памяти по Хэммингу. Разрабатываемый блок до уровня функциональной
схемы – блок КЭШ.
4
3. Разработка и описание структурной схемы ЭВМ.
В соответствии с заданием организация ЭВМ трехшинная:
 DB (шина данных) – обеспечивает обмен данными между всеми
основными блоками ЭВМ, 32 разряда;
 АВ (шина адреса) – используется для задания адреса памяти. Им может
быть как адрес в ОЗУ, ПЗУ, так и адрес видеопамяти контроллера
монитора – 32 разряда;
 СВ (шина управления) – по ней осуществляется передача сигналов
управления между блоками ЭВМ.
Такая структура обеспечивает 3 вида передачи данных:
 процессор ↔ память;
 процессор ↔ интерфейс;
 память ↔ интерфейс.
В первых двух случаях передачей данных управляет процессор. Память и
интерфейс по управляющему сигналу от процессора осуществляют передачу
данных.
Кэш команд
и данных
Рис. 1. Структурная схема ЭВМ
5
Центральный процессор
3.1.
Процессор является основным блоком ЭВМ и содержит следующие части:

МУУ (микропрограммное устройство управления);

ОБ (операционный блок).
ОБ выполняет арифметические, логические и сдвиговые операции с данными
заданной разрядности (до 32 разрядов). Имеет в своем составе АЛУ (арифметикологическое устройство), файл регистров общего назначения, блок логики сдвигов,
статусный регистр для хранения слова состояния процессора. Для взаимодействия с
шинами AB и DB используются буферные регистры (регистр входных данных,
регистр выходных данных, адресный регистр).
МУУ управляет работой ОБ и всей ЭВМ в целом. За основу МУУ взят
конвейер первого порядка с регистром микрокоманд (Рг.МК). Из регистра команд
код операции (КОП) поступает на ПНА (преобразователь начального адреса).
Полученный
адрес
поступает
на
SEQ
(секвенсор).
SEQ
адресует
МПП
(микропрограммную память). Полученная микрокоманда (МК) записывается в
Рг.МК. В момент, когда МК начинает выполняться, SEQ формирует адрес
следующей МК. Для выбора адреса следующей микрокоманды используются
источники:
 ПНА;
 регистр микрокоманд;
 зависит от флагов;
 стек.
6
Рис.2. Структурная схема процессора
3.2.
Система прерываний
Основные функции системы прерываний:
 запоминание
состояния
прерываемой
программы
и
осуществление
перехода к прерывающей программе;
 восстановление состояния прерванной программы и возврат к ней.
По заданию в разрабатываемой ЭВМ применяется радиальная система
прерываний (с несколькими линиями запроса) с обработкой прерываний на
макроуровне, т.е. на уровне команд по завершению исполнения микропрограммы,
реализующей текущую команду.
7
Рис.3. Структура системы прерываний
IR(N)- линии запроса прерываний от внешних устройств
INTR – сигнал запроса прерывания от контролера к процессору
INTA1,INTA2 – сигналы подтверждения приёма запроса на прерывание, запрос
вектора прерывания.
NMI – запрос на немаскируемое прерывание с фиксированным вектором от
устройств не обслуживаемых контроллером прерываний (например сигнал от блока
питания о исчезновении питающего напряжения или поломке).
В этой структуре предусмотрена своя линия запроса для каждого устройства.
Структура с несколькими линиями запроса позволяет достичь наименьшего времени
ответа, т.к. в ней устройство, пославшее запрос на прерывание, может быть сразу же
идентифицировано. Эта структура позволяет сопоставить каждой линии запроса
прерывания свой уровень приоритета и назначить соответствующую маску
разрешения или запрета прерывания. Недостатками этой структуры является
относительно большая ширина информационной шины и то обстоятельство, что
каждый уровень приоритета может быть присвоен не более чем одному устройству.
При прерываниях на макроуровне время реакции определяется в основном
длительностью выполнения одной команды.
При прерывании нужно запоминать все программно-доступные регистры
общего назначения, регистр статуса, счетчик команд – слово состояния программы.
Принцип работы системы прерываний:
При поступлении запроса на прерывание IR(N) от периферийного устройства
8
(ПУ) контроллер прерываний (КП) посылает запрос на прерывание (INT) в
центральный процессор. Процессор разрешает обработку прерывания, формируя
сигнал подтверждения #INTA, который, поступая в КП, вызывает формирование на
шине данных вектора прерывания. Вектор представляет собой либо команду COLL
с адресом перехода на подпрограмму обработки прерывания, либо адрес ячейки
таблицы векторов прерываний, хранящей адреса переходов на программы
обработки прерываний. Обработка прерывания произойдет после завершения
выполнения текущей команды процессором.
Контроллер прерываний позволяет управлять прерываниями от устройств,
разрешая или запрещая некоторые из них (т.е. маскируя), меняя приоритеты. Режим
работы контроллера обеспечивается его инициализацией со стороны центрального
процессора через порты ввода – вывода.
3.3.
Описание блока синхронизации и таймера
Блок синхронизации (БС) предназначен для обеспечения синхронной работы
всех узлов ЭВМ. В его задачи входит генерация синхропоследовательностей
заданной формы и длительности для ЦПУ, таймера, контроллеров, основной памяти
и других устройств, входящих в состав ЭВМ. Необходимо предусмотреть
возможность приостановления такта, изменения его длительности, что бывает
нужно, например, для обмена информацией процессора с «медленными» внешними
устройствами.
В
качестве
ориентира
для
построения
БС
может
служить
микропрограммируемый тактовый генератор 1804ГГ1. Это позволит реализовать
переменную длительность такта.
Блок синхронизации имеет следующие режимы работы: «работа», «останов»,
«ожидание», «шаговый режим». Режимы работы задаются с помощью входных
сигналов SR, COS, HLT, ST, COSC, COSO, RQWI, EWI, RA.
Выход WI
характеризует режим работы схемы.
Вход SR предназначен для первоначального запуска схемы после включения
9
питания. Вход COS предназначен для управления состояниями тактовых выходов в
режиме «Останов». Входы HLT и ST служат для установки режимов работы
(HLT=0, ST=1 – Останов, HLT=1, ST=0 – Работа).
Входы COSC, COSO предназначены для организации пошаговой работы в
режиме «Останов». Нормальное положение входов COSC, COSO в режиме
«Останов»: COSC=0, COSO=1.
Входы RQWI, EWI, RA служат для управления схемой в режиме «Работа». В
нормальном состоянии на входы RQWI, EWI, RA подают сигналы высокого уровня.
Выход WI предназначен для индикации режима «Работа» (WI=1) и «Ожидание»
(WI=0).
Рис.4. Блок синхронизации
Назначения сигналов:
CO1-CO3 – управление длительностью микроцикла
COSC, COSO – управление шаговым режимом
COS – управление состоянием выходов режима «Останов»
HLT – сигнал «Останов»
ST – сигнал «Пуск»
WI – (выход) сигнал «Ожидание»
RQWI – сигнал «Запрос ожидания»
SR – первоначальная установка
10
EWI – разрешение ожидания
RA – сигнал «Готов»
Таймер предназначен для деления машинного времени на временные
интервалы для эффективного использования процессора при работе с ПУ. Он
обеспечивает совместную работу центрального и ПУ в реальном масштабе времени,
осуществляя разбиение машинного времени на равные интервалы времени.
С помощью таймера можно задавать определенные промежутки времени, по
истечении которых происходит прерывание. Особенное применение таймера,
основанное на независимости работы микросхемы от процессора – регенерация
оперативных запоминающих устройств, т.е. например каждые Х мс таймер выдает
запрос на прерывание наивысшего приоритета, по поступлении которого
производится регенерация памяти.
3.4.
Клавиатура
Клавиатура является одним из основных устройств ввода, обеспечивающих
общение с пользователя с ЭВМ. Она содержит контроллер клавиатуры, который
воспринимает каждое нажатие на клавишу и выдает последовательный скан-код.
Скан-код представляет собой идентификационный номер, присвоенный каждой
клавише.
При поступлении скан-кода в порт вывода вызывается прерывание
клавиатуры. Процессор прекращает обработку текущей операции и выполняет
процедуру, анализирующую скан-код.
Для того, чтобы центральный процессор успевал обрабатывать все нажатия
клавиш, контроллер клавиатуры должен иметь буфер FIFO.
11
DB
AB
Контроллер клавиатуры
Запрос на
прерывание
Клавиатура
Рис. 5. Клавиатура
3.5.
Монитор
Монитор служит для отображения алфавитно-цифровой и графической
информации.
Монитор, как и всякое другое периферийное устройство, подключается через
контроллер (видеоадаптер) к системной шине.
Монитор является пассивным отображающим устройством, на выполняющим
запросы на прерывание.
DB
AB
Контроллер монитора
Монитор
Рис. 6
12
Прямой доступ к памяти (ПДП)
3.6.
ПДП – способ обмена данными, обеспечивающий автономно от процессора
установление связи и передачу данных между основной памятью и внешними
устройствами (ВУ).
ПДП управляет контроллер ПДП (КПДП), который выполняет следующие
функции:
 управление инициируемой процессором или ВУ передачей данных
между основной памятью и ВУ;
 подсчет размера блока данных, который подлежит передаче, и задание
адреса области памяти, используемой при передаче;
 формирование адресов ячеек основной памяти, участвующих в передаче;
 подсчет числа единиц данных (байт, слов), передаваемых от ВУ в
основную память и обратно, и определение момента завершения заданной
операции ввода/вывода.
Эти функции реализуются контроллером ПДП с помощью буферного регистра
данных, регистра-счетчика текущего адреса данных (РА) и текущего счетчика
данных (СД).
Если ЦП желает прочитать или записать блок данных, он прежде всего должен
поместить в контроллер ПДП информацию о предстоящем действии. Этот процесс
называется инициализацией контроллера ПДП и включает в себя занесение в
контроллер следующих параметров:
 вида запроса (чтение из ОП / запись в ОП);
 адрес устройства вв/выв (УВВ);
 адрес начальной ячейки блока памяти, откуда будет извлекаться или
куда будет вводиться информация;
 количество передаваемых слов.
Первый параметр определяет направление пересылки данных: из ОП в ВУ или
наоборот. Вид запроса запоминается в схеме логики управления контроллера.
13
К контроллеру ПДП может быть подключено несколько ВУ, а адрес УВВ
конкретизирует, какое из них должно участвовать в предстоящем обмене данными.
Этот адрес запоминается в логике управления контроллером ПДП.
Адрес начальной ячейки хранится в регистре адреса контроллера. После
передачи каждого слова содержимое РА автоматически увеличивается на единицу,
т.е. в нем формируется адрес следующей ячейки ОП.
Размер блока в словах заносится в СД контроллера. После передачи каждого
слова содержимое СД автоматически уменьшается на единицу. Нулевое состояние
СД означает, что пересылка блока данных завершена.
Инициатором обмена может быть ЦП или ВУ. Устройство, желающее начать
вв/выв, извещает об этом контроллер подачей соответствующего сигнала. Получив
такой сигнал, контроллер ПДП выдает в ЦП сигнал «Запрос ПДП». В ответ ЦП
освобождает шины AB и DB и те линии CB, по которым передаются сигналы,
управляющие операциями на AB и DB. Это ЧтЗу, ЗпЗу, Выв, Вв и линия выдачи
адреса на AB. Далее ЦП отвечает котроллеру сигналом «Подтверждение ПДП»,
которые означает, что контроллер ПДП может начинать пересылку данных.
Контроллер ПДП имеет более высокий приоритет в занятости цикла памяти по
сравнению с процессором. Управление памятью переходит к контроллеру ПДП, как
только завершится цикл ее работы, выполняемый для текущей команды процессора.
14
Рис. 7. Структурная схема контроллера ПДП
3.7.
Основная память
Основная
память
(ОП)
служит
для
хранения
данных,
программ,
промежуточных или конечных результатов.
Т.к. шина адреса 32-разрядная, то эти 32 разряда позволяют адресовать до 4
Гслова. Структура ОП по заданию многоблочная, т.е. имеет в своем составе блоки
фиксированной длины. Преимуществом многоблочной памяти:
 позволяет наращивать емкость с помощью добавления новых блоков;
 заменять дефектные блоки при выходе их из строя.
ОП делится на ОЗУ и ПЗУ. Емкость ОП выберем 128 Мбайт, из них на ПЗУ
15
отведем 1 Мбайт.
ОЗУ выполнено на микросхемах динамической памяти, следовательно, в
функции контроллера памяти входят управления чтением, записью и регенерацией,
а также выбор типа адресуемой памяти (ОЗУ / ПЗУ). В качестве ПЗУ будем
использовать микросхему PROM с однократным программированием.
По заданию имеется блок обнаружения и коррекции ошибок по коду
Хэмминга, поэтому разрядность ОЗУ составляет 39 бит (32 бита – информационные
и 7 бит – контрольные).
Для адресации 128Мбайт памяти требуется всего 27-разрядный адрес. Адреса
от 0 до FFFFE отведем под ПЗУ, а от FFFFF до 7FFFFFE - под ОЗУ.
Размер блока ОП выберем равным 64Мбайта, таким образом, всего в памяти
будет 2 блока. Для адресации 64Мбайт нужно всего 26 младших разрядов адреса,
27-ой разряд отводится для выбора блока.
Основными
сигналами
при
работе
с
памятью
(чтение/запись) и MEMQ (разрешение работы памяти).
Рис. 8. Структурная схема ОП
16
являются
RD/#WR
3.8.
Контроль памяти по Хэммингу
При работе с памятью не исключено возникновение различного рода отказов и
сбоев. Причиной отказов могут быть производственные дефекты, повреждение
микросхем или их физический износ. Проявляются отказы в том, что в отдельных
разрядах одной или нескольких ячеек постоянно считывается 0 или 1 независимо от
записываемой туда информации. Сбой – это случайное неверное считывание или
запись.
Для обнаружения ошибок и исправления некоторых из них используется код
Хэмминга. Код Хэмминга позволяет обнаруживать и исправлять любые одиночные
ошибки и обнаруживать двойные ошибки.
Для реализации контроля и исправления ошибок в памяти с использованием
кода Хэмминга возможно использовать специальную микросхему типа IDT49C460,
позволяющую строить системы контроля на 32 или 64 бита.
Алгоритм:
При записи 32-разрядного слова в ОЗУ корректор формирует 6-разрядный
синдром и 1 разряд паритета, которые записываются в дополнительные разряды
адресуемой ячейки ОЗУ. При чтении слова из ячейки ОЗУ информационные
разряды поступают в корректор, туда же поступают и корректирующие разряды.
Корректор анализирует полученную информацию и, если ошибки нет, то
информационные разряды передаются на системную шину данных без изменений. В
случае возникновения одиночной ошибки, корректирующая логика исправляет
дефектный бит и формирует сигнал одиночной ошибки (#ERR). Если возникает
ошибка в двух битах или более, то формируется сигнал «неисправимая ошибка»,
вызывающий соответствующее прерывание, которое должно быть обработано
программой обработки такого рода ошибок.
17
Рис. 9. Контроллер обнаружения и исправления ошибок памяти по Хэммингу
18
4. Разработка функциональной схемы КЭШа команд и данных
КЭШ-память (Cash Memory) – сверхоперативная память (СОЗУ). КЭШ-память
не является самостоятельным хранилищем информации.
КЭШ команд и данных предназначен для хранения наиболее часто
используемых команд и данных. Использование КЭШа увеличивает эффективность
работы процессора.
КЭШ-память команд и данных (смешанная КЭШ-память) обладает тем
преимуществом, что при заданной емкости ей свойственна более высокая
вероятность попаданий по сравнению с разделенной, т.к. в ней оптимальный баланс
между командами и данными устанавливается автоматически. Например, если в
выполняемом фрагменте программы обращения к памяти связаны в основном с
выборкой команд, а доля обращений к данным относительно мала, КЭШ-память
имеет тенденцию насыщаться командами, и наоборот. Но при смешанной КЭШпамяти выборка команд и данных не может производиться одновременно.
В общем виде кэш-память используется следующим образом. Когда ЦП
пытается прочитать слово из основной памяти, то сначала осуществляется поиск
копии этого слова в КЭШе. Если такая копия существует, обращение к ОП не
производится, а в ЦП передается слово, извлеченное из КЭШ-памяти. Такую
ситуацию называют успешным обращением или попаданием. При отсутствии слова
в КЭШе, т.е. при неудачном обращении – промахе, - требуемое слово передается в
ЦП из основной памяти, но одновременно из ОП в КЭШ-память пересылается блок
данных, содержащий это слово.
КЭШ не может хранить копию всей ОП, т.к. его объем во много раз меньше
объема ОП. Поэтому при взаимодействии с КЭШем ОП рассматривается как
некоторое количество блоков фиксированной длины по Х слов в каждом. КЭШпамять тоже состоит из некоторого количество блоков аналогичного размера (блоки
в КЭШ называют строками), но их число значительно меньше числа блоков в ОП.
При считывании слова из какого-либо блока ОП этот блок копируется в одну из
строк КЭШа. Т.к. число блоков ОП намного больше числа строк КЭШа, отдельная
19
строка не может быть выделена постоянно одному и тому же блоку ОП. Поэтому
каждой строке КЭШ-памяти соответствует ТЭГ (признак), содержащий сведения о
том, копия какого блока ОП в данный момент хранится в данной строке. В качестве
ТЭГа используется часть адреса ОП.
В данной работе будем разрабатывать многоклассовый КЭШ. Такой способ
организации относится к группе методов частично-ассоциативного отображения, он
является одним из возможных компромиссов между прямым и ассоциативным
отображением. Вся КЭШ-память разбивается на некоторое количество классов,
каждый класс содержит определенное число строк, состоящих из слов.
В нашем случае выберем емкость КЭШ-памяти 2Кслова. Разобьем его на
классы по 4 строки в каждом и по 4 слова в строке. Таким образом получим 128
классов. Так как емкость ОП 128Мслов, то для ее адресации нужно 27 разрядов
адреса. Для выбора слова в строке достаточно 2 младших бита, для выбора класса –
7 бит (AB[8..2] - индекс). Остальные разряды адреса отведем под ТЭГ (AB[26..9]).
Тэг
26
Индекс
9 8
2
Слово
1
0
Адрес в ОП
Схема КЭШа приведена в приложении 1.
Алгоритм работы КЭШа:
ЦП выставляет на шину AB адрес основной памяти. Этот адрес попадает в
КЭШ. С помощью разрядов AB[9..2] выбирается один из 128 классов. Для
организации классов и памяти тэгов используются 4 микросхемы SRAM по 128
слов, соответствующие 4 строкам в классе (1-ая ИМС содержит все первые ТЭГИ
128 классов, 2-ая – все вторые и т.д.). При выборе нужного класса на выходе этих
ИМС появятся 4 строки тэгов, соответствующие этому классу. Для того, чтобы
узнать есть ли кэш-попадание, выходы этих ИМС заводятся на 4 компаратора, на
них же заводятся биты AB[26..9] адреса, в которых содержится ТЭГ. Затем они
сравниваются, и, если есть попадание, то один из компараторов даст на своем
выходе 1. Выходы компараторов заводятся на входы разрешения выдачи кэшпамяти данных (кэш-память организована аналогично памяти тэгов, только в ней
20
хранятся слова данных и команд, соответствующие своим Тэгам). Компаратор,
который зафиксировал попадание, разрешит выдачу данных соответствующей
микросхеме памяти данных. Выбор нужной строки из кэш-памяти данных
осуществляется с помощью тех же битов, что и выбор класса (AB[8..2]). Выходы
этих ИМС соединяются параллельно на общую шину, так как активной будет только
одна из микросхем. Выбор нужного слова из строки производится с помощью двух
младших бит адреса, которые заводятся на адресные входы мультиплексора. На
входы данных мультиплексора подаются слова из полученной строки. В конечном
итоге на шину данных будет выдано одно из четырех 32-разрядных слов.
Если компараторы не зафиксировали кэш-попадания, то вырабатывается
сигнал cashe, равный 0, который подается на вход разрешения буферного регистра
между шиной адреса и ОП, чтобы адрес прошел в ОП и было выбрано нужное
слово. Одновременно cashe проходит через комбинационную схему и в результате
формируется сигнал записи в КЭШ выбранного из ОП слова. (? строка) Для того,
чтобы поместить в КЭШ новую строку, нужно решить какую строку из КЭШа
можно заменить. Основная цель стратегии замещения – удерживать в КЭШ-памяти
строки, к которым наиболее вероятны обращения в ближайшем будущем, и
заменять строки, доступ к которым произойдет в более отдаленном времени или
вообще не случится. Алгоритм замещения реализуется аппаратно для достижения
наиболее возможного быстродействия. Наиболее эффективным является алгоритм
на основе наиболее давнего использования (LRU – Least Recently Used), при
котором замещается та строка кэш-памяти, к которой дольше всего не было
обращения. Существует два аппаратных способа реализации этого алгоритма:
 В первом способе с каждой строкой КЭШ-памяти ассоциируют счетчик. К
содержимому всех счетчиков через определенные интервалы времени
(например,
при
приходе
положительного
фронта
синхросигнала)
добавляется единица. При обращении к строке ее счетчик обнуляется. Таким
образом, наибольшее число будет в счетчике той строки, к которой дольше
всего не было обращений, и эта строка – первый кандидат на замещение.
 Второй способ реализуется с помощью очереди, куда в порядке заполнения
строк кэш-памяти заносятся ссылки на эти строки. При каждом обращении к
21
строке ссылка на нее перемещается в конец очереди. В итоге первой в
очереди каждый раз оказывается ссылка на строку, к которой дольше всего
не было обращений. Именно эта строка прежде всего и заменятся.
Мы будем использовать первый способ. В этом случае у нас будет 512
счетчиков (512 строк). При обращении к какой-либо строке КЭШ-памяти, младшие
бит адреса (AB[8..2] – индекс, AB[1,0] – номер слова) заводятся на дешифратор,
выходы которого идут на входы сброса счетчиков. Таким образом, при кэшпопадании счетчик, соответствующий выбранной строке, обнуляется. Если был кэшпромах, то, т.к. номер выбираемого класса строго определен для каждого адреса,
выбираем для замещения одну из строк в классе. Для этого выбираем с помощью
дешифратора (на входы данных подаются биты индекса) один из счетчиков,
соответствующих этому классу, счетчик с наибольшим значением и разрешаем
запись в соответствующие микросхемы памяти тэгов и памяти данных в КЭШ, а
выбранный счетчик обнуляем. Разрешение работы дешифраторов осуществляется с
помощью комбинационных схем, на которые подаются сигналы cashe, MEMQ,
RD/#WR.
Для
выбора
счетчика
с
наибольшим
значением
используются
программируемые логические матрицы (PLM). На входы каждой PLM подаются
значения счетчиков, соответствующих одному классу. Каждая PLM имеет 4 выхода,
которые соответствуют четырем счетчикам. На них будут значения 0/1 в
зависимости от содержимого счетчика (0 – у счетчика с наибольшим значением,
остальные будут равны 1). Если счетчиков с наибольшим значением больше одного,
то 0 появиться на выходе, соответствующем счетчику с наибольшим приоритетом.
Сигналы с выходов PLM направляются на входы комбинационной схемы,
управляющей чтением/записью кэш-памяти.
Для согласования информации в КЭШе и в ОП используем алгоритм сквозной
записи. По этому методу прежде всего обновляется слово, хранящееся в ОП. Если в
КЭШ-памяти существует копия этого слова, то она также обновляется. Если же в
КЭШ-памяти отсутствует нужная копия, то выбирается строка для замещения. Этот
метод реализуется с помощью комбинационной схемы, в которую подаются
сигналы cashe, MEMQ и RD/#WR и вырабатываются сигналы чтения/записи в КЭШпамять. Выбор строки для замещения выбирается в соответствии с выражениями:
22
23
Литература
1.
Микропроцессоры
и
микропроцессорные
комплекты
интегральных
микросхем: Справочник. В 2 т. / Н.Н. Аверьянов, А. И. Березенко, Ю. И.
Борщенко и др.; Под ред. В. А. Шахнова. – М.: Радио и связь, 1988. – Т. 2. –
368 с.
2.
Микропроцессоры
и
микропроцессорные
комплекты
интегральных
микросхем: Справочник. В 2 т. / В.-Б. Б. Абрайтис, Н.Н. Аверьянов, А. И.
Белоус и др.; Под ред. В. А. Шахнова. – М.: Радио и связь, 1988. – Т1. – 368 с.
3.
Майоров С.А. и др. Введение в микроЭВМ / С. А. Майоров, В. В. Кириллов,
А. А. Приблуда. – Л.: Машиностроение. Ленингр. отд-ние, 1988. – 304 с.
4.
Мик Дж., Брик Дж. Проектирование микропроцессорных устройств с
разрядно-модульной организацией: В 2-х книгах. Пер. с англ. – М.: Мир, 1984.
– Кн.1. 253 с.
5.
Мик Дж., Брик Дж. Проектирование микропроцессорных устройств с
разрядно-модульной организацией: В 2-х книгах. Пер. с англ. – М.: Мир, 1984.
– Кн.2. 223 с.
6.
Морисита И. Аппаратные средства микроЭВМ: Пер. с апон. – М.: Мир, 1988. –
280 с.
7.
Каган Б. М. Электронные вычислительные машины и системы: Учеб. пособие
для вузов. – 2-е изд., перераб. и доп. – М.: Энергоатомиздат, 1985. – 552 с.
24
25
Приложение 1
Документ
Категория
Компьютеры и периферийные устройства
Просмотров
5
Размер файла
344 Кб
Теги
полуцыганова
1/--страниц
Пожаловаться на содержимое документа