close

Вход

Забыли?

вход по аккаунту

?

Федулов

код для вставкиСкачать
1
МІНІСТЕРСТВО ОСВІТИ І НАУКИ УКРАЇНИ
ОДЕСЬКИЙ ДЕРЖАВНИЙ ЕКОЛОГІЧНИЙ УНІВЕРСИТЕТ
Кафедра Інформаційних технологій
Факультет КНМ
Курсовий проект
з дисципліни «Комп’ютерна схемотехніка ”
на тему “Синтез та дослідження схем лічильників з довільним модулем та
порядком лічення ”
Виконав студент групи K-34
Пономаренко Є. М.
Керівник Препелиця Г.П.
Курсовий проект перевірений та
допущений до захисту
<<___>>________________2010p.
_______________________________
(підпис керівника)
Одеса 2010
2
ЗМІСТ
Список скорочень ............................................................................................ 6
1 ОСНОВНІ ТЕОРЕТИЧНІ ВІДОМОСТІ ПРО ЛІЧИЛЬНИКОВІ СХЕМИ
8
1.1 Визначення та класифікація лічильників ........................................................ 8
1.2 Асинхронні та синхронні лічильники.............................................................. 9
1.3 Проектування простих синхронних лічильників з довільним порядком
лічення..................................................................................................................... 13
1.3.1 Двійково-десяткові коди та їх властивості ............................................. 13
1.3.2 Синтез простих синхронних двійково-десяткових лічильників з
довільним порядком лічення ............................................................................. 15
2.1 Побудова кодованої таблиці переходів синхронного лічильника .............. 15
2.2 Побудова кодованої таблиці функцій збудження тригерів заданого типу 16
3 СИНТЕЗ ПІДСУМОВУЮЧОГО АСИНХРОННОГО ДЕСЯТКОВОГО
ЛІЧИЛЬНИКА З ДОВІЛЬНИМ ПОРЯДКОМ ЛІЧЕННЯ (ЩО ПРАЦЮЄ
В КОДІ 2421) ....................................................................................... 19
3.1 Суть метода проектування АЛЧ..................................................................... 19
3.2 Побудова часової діаграми (ЧД) роботи лічильника ................................... 20
3.3 Визначення по ЧД функцій синхронізації тригерів ..................................... 20
4.4 Спільна мінімізація функцій збудження реверсивного лічильника ........... 24
Також я опанував методи синтезу, отримав навики в створенні, наладці і
експериментальному дослідженні різноманітних схем лічильників.26
Список ссилань: ............................................................................................. 27
Додатки ........................................................................................................... 28
Додаток А Схема електрична принципова синхронного двійково десяткового
лічильника,працюючого в коді 2421………………………………………29
Додаток Б Схема електрична принципова асинхронного двійково-десяткового
лічильника,працюючого в коді 2421……………………………………….30
ДОДАТОК В Схема електрична принципова реверсивного двійководесяткового лічильника, працюючого в коді 2421……………………31
3
4
ВСТУП
Тригер (англ. trigger) — електронна логічна схема з двома стійкими
станами. Пристрій (спускова схема), в якому є дві лампи або два транзистори,
напруги і струми на виході якого можуть змінюватися стрибкоподібно.
В арифметичних і логічних пристроях для збереження інформації
найчастіше використовують тригери – пристрої з двома стійкими станами по
виходу, які містять елементарну запам’ятовувальну комірку (бістабільна схема
БС) і схему керування СК. Схема керування перетворює інформацію, яка
надходить, на комбінацію сигналів, що діють безпосередньо на входи
елементарної запам’ятовувальної комірки. Для забезпечення надійного
переключення в точках А для деяких тригерів повинні бути ланцюги затримки.
З цією метою можуть використовуватися запам'ятовуючі елементи на основі БС
того ж типу, що вже є у тригері. Схему такого тригера називають схемою типу
MS (master-slave), оскільки стан однієї БС, яку називають веденою, повторює
стан додаткової БС, яку називають ведучою.
Тригери широко використовуються для формування імпульсів, у
генераторах одиничних сигналів, для побудови подільників частоти,
лічильників, перерахункових пристроїв, регістрів, суматорів, у пристроях
керування тощо. У більшості серій інтегральних елементів містяться тригери
різних типів, у тому числі універсальні.
Класифікація тригерів:
–
за способом організації логічних зв’язків розрізняють тригери з
запуском RS-тригери; з лічильним входом Т-тригери; тригери затримки Dтригери; універсальні JK-тригери; комбіновані (наприклад, RST-, JKRS-, DRSтригери).
–
за способом запису інформації тригери поділяють на
несинхронізовані (асинхронні, нетактовні) і синхронізовані (тактовні).
–
за кількістю інформаційних входів тригери можуть бути з одним,
двома та багатьма входами.
–
за видом вихідних сигналів тригери поділяються на статичні і
динамічні. Статичні тригери – тригери, в яких вихідні сигнали в стійких станах
залишаються незмінними в часі. Динамічні тригери – тригери, в яких вихідні
сигнали в стійких станах змінюються в часі.
–
за способом запам’ятовування інформації тригери можуть бути з
логічною і фізичною організацією пам’яті. Перші виконують на логічних
5
елементах І, АБО, НІ, І-НІ, АБО-НІ, І-АБО-НІ і т.д., а другі є елементами
запам’ятовувальних пристроїв, у яких використовують нелінійні властивості
матеріалів або нелінійні вольт-амперні характеристики компонентів.
6
Список скорочень
СЧ - лічильник
У0 - установка в нуль (скидання в нуль)
У1 - установка в одиницю
АСЧ - асинхронний лічильник
ССЧ - синхронний лічильник
РССЧ - реверсивний синхронний лічильник
ВД - тимчасова діаграма
ГИ - генератор імпульсів
ГОЇ - генератор одиночних імпульсів
ДВ - діаграма Вейча
ДДК - двійково-десятковий код
ДЕ - десятковий еквівалент
СДНФ - досконала диз'юнктивна нормальна форма
СЬКНФ - досконала кон'юнктивна нормальна форма
КТФВ - кодована таблиця функцій збудження
ЛЕ - логічний елемент
ЛУ - логічна умова
МДНФ - мінімальна диз'юнктивна нормальна форма
ОФ - операторна форма
СП - сигнал перенесення
СС - система числення
ТІ - таблиця істинності
ТКСП - таблиця кодів сигналів перенесення
ТФВ - таблиця функцій збудження
УТП - умовна таблиця переходів
ЕА - елементарний автомат (тригер)
ЕОМ - електронно-обчислювальна машина.
ШД- шина даних.
7
Завдання на проектування
–
вивчити різноманітні схеми та засоби організації перенесень у
лічильниках;
–
оволодіти
методами
синтезу
синхронних,
асинхронних
та
реверсивних лічильників;
–
набути навичок в складанні, налагоджені та експериментальному
дослідженні різноманітних схем лічильників.
Таблиця 1 – Варіанти завдань (У цій курсовій роботі варіант № 40)
Вариант
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
№ коду за
табл. 1.1
1
1
2
2
2
3
3
3
4
4
5
5
5
6
6
7
7
7
8
8
9
9
9
10
10
10
11
Тип
тригера
T
D
JK
T
D
JK
T
D
JK
D
JK
T
D
JK
D
JK
T
D
T
D
JK
T
D
JK
T
D
JK
Вариант
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
№ коду за
табл. 1.1
11
11
12
12
12
13
13
13
14
14
14
15
15
15
16
16
17
17
17
18
18
18
19
19
19
20
20
Тип
тригера
T
D
JK
T
D
JK
T
D
JK
T
D
JK
T
D
JK
T
JK
T
D
JK
T
D
JK
T
D
T
D
8
1 ОСНОВНІ ТЕОРЕТИЧНІ ВІДОМОСТІ ПРО ЛІЧИЛЬНИКОВІ СХЕМИ
1.1 Визначення та класифікація лічильників
Лічильником (ЛЧ) називають цифровий автомат для зберігання
довільного n-розрядного числа, що дозволяє збільшити (зменшити) це число на
одиницю чи задану константу та часто має ланцюги установки нуля.
Лічильники можуть виконувати також функції прийому і видачі чисел.
Максимальне число стійких внутрішніх станів лічильника називають його
модулем N. Модуль – це максимальне число одиничних вхідних (лічильних
сигналів), які може рахувати лічильник. Число тригерів (елементарних
автоматів), необхідних для побудови лічильника, дорівнює числу його розрядів
та визначається з формули n = ] log2N [. Дужки ][ означають округлення в бік
більшого цілого числа (округлення нагору).
Вхідний сигнал обумовлює перехід лічильника з одного стійкого стану в
іншій. Номери станів відраховуються від деякого початкового (нульового)
стану. Звичайно передбачається можливість переходу лічильника з довільного
стану в початковий під дією спеціального керуючого сигналу установки до
нуля (У0). Крім того, лічильник може встановлюватися в початковий стан після
завершення одного циклу роботи – підрахунку числа вхідних сигналів, яке
дорівнює модулю лічильника.
За функціональними ознаками лічильники класифікуються наступним
чином.
За модулем лічення ЛЧ поділяють:
– на двійкові лічильники або лічильники за модулем N, де N = 2 n (n =
.=.1, 2, 3, ...), тобто модуль двійкового лічильника дорівнює цілому ступеню
числа 2;
– на недвійкові лічильники або лічильники за модулем М (лічильники з
довільним модулем), де 2n-1 < M < 2n .
За напрямом рахування розрізняють:
– прості лічильники (тільки підсумовуючі або тільки віднімальні);
– реверсивні лічильники.
За видом порозрядного переносу (перенесення) розрізняють лічильники:
– з послідовним перенесенням (асинхронні лічильники);
– з паралельним або одночасним перенесенням (синхронні лічильники);
9
– з паралельно-послідовним (комбінованим) перенесенням.
За порядком зміни станів ЛЧ діляться на:
– лічильники з природничим порядком лічення;
– лічильники з довільним порядком лічення.
Прості лічильники можуть рахувати тільки в одному напрямку, тобто або
тільки додавати вхідні сигнали до коду, що сформувався у лічильнику, або
тільки віднімати вхідні сигнали з цього коду. Реверсивні лічильники залежно
від керуючих сигналів можуть, таким чином, лічити як в прямому, так і в
зворотному напрямах.
Основні характеристики лічильників, які визначають їх швидкодію –
розділювальна здатність та час встановлення (реєстрації) коду лічильника. Під
розділювальною здатністю розуміють мінімально допустимий період Т
прямування вхідних сигналів, за яким лічильник працює без збоїв. Час
встановлення коду являє собою інтервал часу між моментом надходження
вхідного сигналу та моментом закінчення самого довгого перехідного процесу
в схемі при переході до нового стійкого стану.
Важливим окремим випадком лічильників з довільним модулем є
двійково-десяткові (або просто десяткові) лічильники з модулем лічення
23 < M < 24. Для представлення однієї десяткової цифри двійково-десятковий
лічильник повинен утримувати не менш як чотири тригери. Але оскільки
чотирирозрядним лічильником можна представити 16 різноманітних станів, то
синтез таких лічильників полягає у виключенні шести надмірних станів та
забезпеченню обраного порядку перерахунку 10 станів, що залишились.
1.2 Асинхронні та синхронні лічильники
Проблема швидкодії лічильників вирішується використанням
різноманітних методів перенесення міжрозрядної інформації. Простіше є
послідовне перенесення, яке забезпечує найменшу швидкодію. Суть цього
методу полягає в тому, що сигнали перенесення з кожного попереднього
розряду послідовно розповсюджуються в наступні. Робота кожного наступного
розряду можлива тільки після закінчення роботи попереднього.
Лічильники з послідовним перенесенням називають асинхронними.
Асинхронні лічильники можуть будуватися як на асинхронних (нетактованих),
так і на синхронних (тактованих) тригерах з лічильним входом (T-тригер).
Схема двійкового підсумовуючого асинхронного лічильника (АЛЧ) на
асинхронних T-тригерах показана на рис. 1.1, а.
Лічильні сигнали k подаються на лічильний вхід першого тригера, на
10
входи інших тригерів подаються сигнали з прямих виходів сусідніх молодших
тригерів. Кожний T-тригер є лічильником з модулем N = 2. Послідовним
з’єднанням n таких тригерів за допомогою ланцюгів перенесення отримують
модуль N = 2n. Для побудови віднімаючого асинхронного лічильника
організують ланцюги позики підімкненням входів тригерів до інверсних
виходів сусідніх молодших тригерів (наведіть схему).
Схема асинхронного лічильника на синхронних T-тригерах (рис. 1.1, б)
отримується підімкненням входів синхронізації до прямих виходів сусідніх
тригерів. На інформаційні входи T в цьому випадку постійно подається рівень
одиниці. Обидві розглянуті схеми мають ланцюг асинхронного скидання
лічильника до нуля.
k
T TT
p1
T TT
R 1
У0
p2
T TT
R 2
p3
R 3
а)
1
k
У0
1
k
1
1
T TT p1
T TT p2
T TT p3
C
C
C
1
1
R
R
R 1
б)
2
3
4
5
6
7
8
t
Q1
t
Q2
t
Q3
t
0
1
2
3
4
Стани
5
6
7
в)
Рис. 1.1 – Двійкові АЛЧ на асинхронних (а) і синхронних (б)
тригерах та їх часова діаграма роботи (в)
Часова діаграма роботи двійкових лічильників без врахування часових
затримок зображена на рис. 1.1, в. Легко помітити, що лічильник за модулем N
є дільником частоти вхідних лічильних сигналів в N разів, бо на виході i-го
тригера з’являється лише 2i-й сигнал щодо числа сигналів k, які надійшли на
вхід лічильника.
11
Максимальна швидкодія лічильника забезпечується паралельним
перенесенням, яке реалізується за допомогою логічних елементів І, що
вводяться в кожний розряд лічильника. Функції цих елементів полягають в
тому, що за їх допомогою аналізується стан усіх молодших розрядів і залежно
від комбінації їх станів виробляється сигнал перенесення.
Лічильники з паралельними перенесеннями називають синхронними
(СЛЧ), бо всі тригери в них спрацьовують одночасно (синхронно) незалежно
від їх розміщення в схемі та від початкового стану лічильника. На рис. 1.2, а
зображена схема двійкового СЛЧ на синхронних T-тригерах. Лічильний сигнал
подається на входи синхронізації всіх тригерів лічильника разом. Вихідні
сигнали перенесення pi формуються в кожному розряді одночасно з допомогою
схем І як незалежні функції стану всіх молодших розрядів лічильника:
i
pi = & Q j
j 1
 Q1  Q2  ...  Qi , де i = 1, 2, …, n.
(1.1)
Як буде показано далі, в лічильниках з довільним порядком лічення
функції перенесення формуються із станів не тільки молодших, але і старших
розрядів, в загальному випадку – із станів довільних розрядів.
1
T TT
p1
C 1
k
T TT
&
5
C 2
p2
T TT
&
C 3
6
T TT
p3
C 4
а)
k
& TT
J
& TT
J
& TT
J
& TT
J
C
C
C
C
&
K
&
K
&
K
&
K
1
1
1
1
б)
Рис. 1.2 – Двійковий СЛЧ на T-тригерах (а)
і реальних JK-тригерах (б)
Із виразу (1.1) та рис. 1.2, а видно, що число входів ЛЕ І зростає зі
збільшенням розрядності лічильника. Оскільки число входів в реальних ЛЕ
12
скінченне та навантажувальна спроможність виходів тригерів обмежена, то
розрядність лічильників з паралельним перенесенням звичайно невелика і на
практиці не перевищує чотирьох.
Реальні JK-тригери на інтегральних елементах мають по три
кон’юнктивне зв’язаних входи J та K ( J = J1·J2·J3 та K = K1·K2·K3), що дозволяє
здійснити паралельне перенесення без додаткових ЛЕ І в групі з чотирьох
тригерів. Тому паралельне перенесення в лічильниках інколи називають
груповим. Схему чотирирозрядного СЛЧ на реальних JK-тригерах зображено
на рис. 1.2, б.
Багаторозрядний лічильник підвищеної швидкодії розбивають на групи,
кожна з яких містить не більше чотирьох тригерів. Групи поєднують між собою
послідовно. При цьому останній тригер попередньої групи є джерелом
синхронних сигналів для наступної. Такий метод організації перенесень
називають паралельно-послідовним (або частково-груповим). З його
допомогою забезпечується синхронний режим роботи всередині кожної групи і
послідовна передача інформації від групи до групи.
Порівнюючи методи перенесень, визначимо, що перевагою асинхронних
лічильників є простота їх структури. До недоліків АЛЧ відносяться:
–
низька швидкодія через великий час установки коду;
–
можливість появи проміжних нестійких станів при установці нового
коду в лічильнику.
Справді, час установки tуст в асинхронних лічильниках зростає зі
збільшенням числа n тригерів: tуст = n·tm, де tm – час затримки сигналу тригером.
Крім того, при переході від одного коду до іншого асинхронний лічильник на
короткий час може встановлюватися в проміжні нестійкі стани. Наприклад,
перехід лічильника на рис. 1.1, а із стану 3(10) в стан 4(10) пов’язаний з
послідовним проходженням крізь наступні стани: 110(2) → 010(2) → 000(2) →
001(2) (тут старший двійковий розряд згідно із схемою лічильника – правий).
Якщо паралельний код з тригерів лічильника подається на дешифратор, то
через зазначене неодночасне спрацьовування тригерів на виході останнього
можлива поява коротких невірних сигналів.
Цих недоліків позбавлені синхронні лічильники, час встановлення яких
не залежить від величини n та дорівнює tуст = ti + tт, де ti , tm – відповідно є час
затримки сигналу на ЛЕ І та тригері. Структурна організація синхронних
лічильників є найскладнішою.
Лічильники з частково-груповим перенесенням за швидкодією та
складністю займають проміжне місце між синхронними та асинхронними.
13
1.3 Проектування простих синхронних лічильників з довільним порядком
лічення
1.3.1 Двійково-десяткові коди та їх властивості
Лічильники з довільним порядком лічення відрізняються від лічильників
з природним порядком лічення тим, що з приходом чергового вхідного сигналу
k десятковий номер їх внутрішнього стану змінюється на значення, відмінне від
одиниці. Причини, що спонукають використання таких лічильників, такі:
–
можливість спрощення схеми дешифратора станів лічильника;
–
можливість відрізнення всіх довільних станів лічильника взагалі без
дешифратора (наприклад, в лічильниках з унітарним кодуванням – кільцевих
регістрах, в яких циркулює всього одна одиниця);
–
принципова можливість повного усунення критичних змагань в
лічильнику при використанні сусіднього циклічного кодування станів.
В лічильниках з природним порядком лічення при переході від одного
двійкового числа до сусіднього більшого чи меншого двійкового числа може
виникати зміна цифр одночасно в декількох розрядах. Це інколи приводить до
значних помилок при знятті закодованих кутових та лінійних переміщень.
Ефективним засобом боротьби з помилками такого роду є використання
спеціальних кодів, які називають відбитими (рефлексними). Відмінна
особливість цих кодів полягає в тому, що сусідні кодові набори різняться
цифрою тільки в одному розряді.
В лічильниках з сусіднім кодуванням будь-які два послідовні стани
будуть відрізнятися тільки в одному розряді. Послідовні стани таких
лічильників відтворюються на діаграмі Вейча переміщенням з будь-якої її
клітинки в будь-яку сусідню (суміжну) з нею. Для даного лічильника можна
представити 24 варіантів сусіднього кодування.
Для зручності сприймання людиною-оператором цифрова вимірювальна
інформація має бути представлена в десятковому коді. В цьому випадку для
передачі, обробки та зберігання даних звичайно використовують двійководесяткові коди, які легко перетворюються в десятковий код та просто
реалізуються технічними засобами. Ці властивості обумовлюють широке
застосування двійково-десяткових кодів в інформаційно-вимірювальних
системах (IВС) і цифрових пристроях вимірювання та обробки даних.
В двійково-десяткових кодах кожна десяткова цифра представляється
групою цифр, що складається з чотирьох двійкових розрядів – двійковою
тетрадою. Така група дозволяє сформувати 16 різноманітних наборів. В
14
десятковій системі використовують тільки 10 цифр, тобто шість наборів
надмірні. Оскільки надмірними можуть бути будь-які шість наборів, то це
приводить до великого числа варіантів побудови двійково-десяткових кодів,
частина з яких наведена у табл. 1.1.
Нехай кожна десяткова цифра N представляється у вигляді
N = 1·q1 + 2·q2 + 3·q3 + 4·q4,
(1.2)
де i (i = 1, 2, 3, 4) – двійкова цифра (0 або 1); qi – вага i-го розряду.
Зрозуміло, що для кодування всіх десяткових цифр необхідно, щоб сума
ваг була не менш як 9. Двійково-десяткові коди зображаються означенням ваги
всіх чотирьох розрядів, наприклад, код 8421, код 7321, тощо (табл. 1.1).
Таблиця 1.1 – Деякі двійково-десяткові коди
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1110
1111
Варіанти
0
1
2
3
4
5
6
7
8
9
-
1 2 3 4 5 6 7
8
9
20
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
10
11
12
13
14
15
16
17
18
19
Десят Двійк
кове овий 8
4
число код
2
1
Десяткові еквіваленти двійкових чисел у різних кодах
несамодоповнювальні
самодоповнювальні
н/с
з
4 5 5 3 2 4 ненадмір
2 2 4 3 4 3 зваже5211
2421
4221
ом
2 1 2 2 2 2 ний
1 1 1 1 1 1 код
3 6
0 0 0 0 0 0
0
0 0 0 0 0 0 0 0 0 0 - 1 1 1 1 1 1
1
1 1 - - 1 1 1 1 1 1 - 2 - 2 2 2 2
2
- - 1 1 2 2 - 2 - 2 - 3 2 3 3 3 3
3
2 2 2 – 3 - - - - 3 0 - - 4 - 4 - - - 2 4 - - - 2 - 1 - 3 - 4 5 4
3 - 3 3 - 5 5 3 3 - 2 6
5
4 - - 5
4
- 3 - - - 6 6 4 4 4 3 0
5 4 - 6 7 6
5
4 4 4 4 - - 7 - - - 4 1
- 5 5 - - 5 5 5 5 - - 2 - - - 5 2
- 6 6 - - - 6 - - - 3 3 5 5 5 6 3
6 - 7 - - 6 – 6 6 - 4 4 6 6 - 7 4
7 7 8 - - 7
- - - 7 5 - - - 7 - 8 5
- - 9 - - 8
7 7 7 - 6 - - - - 6 9 6
8
- 8 - 7
9
- - 8 8 7 7 - 7 - 7 - 7
8 - - 8 8 9
6
8 8 - - 8 8 8 8 8 8 - 8
9 9 - 9 9 7
9 9 9 9 9 9 9 9 9 9 - 9
Десяткове число 138(10) в коді 8421 зображається у вигляді
0001 0011 1000(2-10), а в коді 4321 – 0001 0100 1101(2-10).
Особливу групу складають самодоповнювальні двійково-десяткові коди.
Характерна особливість цих кодів – сума двійкового коду будь-якої десяткової
цифри та її інверсного двійкового коду (що отримується заміною нулів на
15
одиниці та навпаки) має дорівнювати двійковому коду цифри 9. Такі коди
дозволяють легко виявити перенесення в старшу тетраду і отримати зворотний
чи доповняльний коди при десятковому додаванні.
Всі перелічені двійково-десяткові коди називають зваженими. Кожному
розряду в таких кодах поставлена у відповідність певна вага. Використання
зважених двійково-десяткових кодів полегшує переведення чисел з одної
системи числення в іншу. Однак розрізняють двійково-десяткові коди, що
називають незваженими, в яких вага розрядів не визначена, наприклад, код “з
надміром 3”.
1.3.2 Синтез простих синхронних двійково-десяткових лічильників з
довільним порядком лічення
Синтез будь-яких синхронних двійкових та недвійкових лічильників з
природним та довільним порядком лічення проводиться однаково за
допомогою загального методу синтезу цифрових автоматів.
Розглянемо особливості проектування синхронних лічильників з
довільним модулем та порядком лічення на прикладі синтезу двійково-десяткових лічильників для одного десяткового розряду.
Початковими даними для синтезу є кодована таблиця переходів (КТП)
проектованого лічильника і умовна таблиця переходів (УТП) обраного типу
елементарного автомату (тригера). Суть синтезу полягає в визначенні функцій
збудження кожного окремого тригера та побудові за одержаними функціями
схеми синхронного лічильника.
2 СИНТЕЗ ПІДСУМОВУЮЧОГО СИНХРОННОГО ДЕСЯТКОВОГО
ЛІЧИЛЬНИКА З ДОВІЛЬНИМ ПОРЯДКОМ ЛІЧЕННЯ РАХУНКУ (ЩО
ПРАЦЮЄ В КОДІ 2421)
2.1 Побудова кодованої таблиці переходів синхронного лічильника
Складемо кодовану таблицю переходів КТП (табл. 2.2) лічильника в
обраному коді, в якій наведені всі можливі переходи лічильника з одного стану
в інший.
Таблиця 2.1 УТП Т-тригера
0
0
1
0
1
1
0
0
0
1
0
16
Таблиця 2.2 – КТП СТП
ДЕ
A
1
2.2
Побудова
заданого типу
0
1
2
3
4
5
6
7
8
9
Q4
0
0
1
1
1
0
0
0
1
1
Q3
0
0
0
0
0
1
1
1
1
1
X Q2
0
0
0
0
1
0
1
1
1
1
Q1
0
1
0
1
0
1
0
1
0
1
Q4
0
1
1
1
0
0
0
1
1
0
Q3
0
0
0
0
1
1
1
1
1
0
Q2
0
0
0
1
0
1
1
1
1
0
Q1
1
0
1
0
1
0
1
0
1
0
кодованої
таблиці
функцій
збудження
тригерів
За КТП СЛЧ (табл. 2.2) та УТП (табл. 2.1) будуємо кодовану таблицю
функцій збудження КТФЗ (табл. 2.3).
Сигнал k в синхронних лічильниках подається на входи синхронізації всіх
тригерів одночасно. Оскільки прості лічильники (підсумовуючі або віднімаючи)
виконують тільки одну мікро операцію, на яку орієнтована їх структура, то вони не
містять керуючих шин (l=Іоg2 l= 0 ). Скидання лічильника до нуля будемо
здійснювати за допомогою асинхронних установочних входів Ка тригерів. За КТП
СЛЧ (таблиця 2.2) та УТП (таблиця 2.1) будуємо кодовану таблицю функцій
збудження КТФЗ (таблиця 2.3), з якої вибираємо функції збудження тригерів в
досконалих формах.
17
Таблиця 2.3 КТФЗ СЛЧ
ДЭ
A
X
Т
0
1
8
9
10
5
6
7
14
15
Q4
0
0
1
1
1
0
0
0
1
1
Q3
0
0
0
0
0
1
1
1
1
1
Q2
0
0
0
0
1
0
1
1
1
1
Q1
0
1
0
1
0
1
0
1
0
1
Т4
0
1
0
0
1
0
0
1
0
1
Т3
0
0
0
0
1
0
0
0
0
1
Т2
0
0
0
1
1
1
0
0
0
1
Т1
1
1
1
1
1
1
1
1
1
1
2.3. Отримання функції збудження Т-триггера в досконалих формах
Отримаємо функції збудження Т-триггера в досконалих формах за допомогою
таблиці 2.3 (КТФЗ ССЧ)
Т4=٧(1,7,10,15)=&(0,5,6,8,9,14)
Т3=٧(10,15)=&( 0, 1,5,6,7,8,9,14)
Т2=٧(5,9,10,15)=&( 0, 1,6,7,8,14)
Т1=٧(0, 1,5,6,7,8,9,10,14,15)
18
2.4 Спільна мінімізація функції збудження лічильника, що підсумовує
Проводимо спільну мінімізацію функцій збудження за допомогою діаграм Вейча:
МДНФ функцій збудження
лічильника мають такий вигляд:
тригерів
проектованого
синхронного
19
Схема спроектованого синхронного лічильника на Т-тригерах показана в
додатку А.
3 СИНТЕЗ ПІДСУМОВУЮЧОГО АСИНХРОННОГО ДЕСЯТКОВОГО
ЛІЧИЛЬНИКА З ДОВІЛЬНИМ ПОРЯДКОМ ЛІЧЕННЯ (ЩО ПРАЦЮЄ В
КОДІ 2421)
3.1 Суть метода проектування АЛЧ
На основі синхронних тригерів можна будувати не тільки довільні
синхронні, але і асинхронні лічильники. Асинхронні лічильники відрізняються
при цьому від синхронних тим, що на синхровходи C деяких тригерів
надходять не лічильні сигнали, а сигнали з виходів логічних елементів,
зв'язаних з виходами сусідніх тригерів, або безпосередньо з виходів сусідніх
тригерів.
Мета синтезу асинхронних лічильників – виявити можливість керування
(синхронізації) деякими тригерами від сусідніх замість використання для цього
лічильних сигналів. А оскільки число керуючих сигналів за одиницю часу з
виходів сусідніх тригерів (через ділення частоти кожним тригером в 2 рази)
менше за число лічильних сигналів, то асинхронна організація керування
тригерами приводить до спрощення структури АЛЧ порівняно з СЛЧ.
Найбільш просто реалізується керування даним синхронним тригером від
20
сусіднього за так званим двійковим переходом, коли сигнал із виходу
сусіднього тригера подається безпосередньо на вхід синхронізації даного
тригера, що перетворився в асинхронний Т-тригер.
3.2 Побудова часової діаграми (ЧД) роботи лічильника
На ЧД виявляються функції синхронізації Ci АЛЧ. Це здійснюється таким
чином. Якщо протягом всього циклу рахування i-й тригер встановлюється на
одиницю та скидається до нуля тільки в моменти часу, що відповідають спадам
(заднім фронтам, скиданню до нуля) j-го тригера, то Ci = Qj. В окремих
випадках режими роботи деяких тригерів АЛЧ, синтезованого за наведеним
алгоритмом, можуть бути спрощені за допомогою ЧД. Якщо за ЧД видно, що iй тригер може керуватися безпосередньо від попереднього (за двійковим
переходом), то одержані за алгоритмом функції керування i-го тригера
замінюються більш простими: C4=k,C3=Q2,C2=k,C1=k.
Розглянемо синтез десяткового АЛЧ, працюючого в коді 2421. По часовій
діаграмі (рис. 3.2) визначаємо функцій збудження тригерів.
1
k
2
3
4
5
6
7
8
9
10
t
Q1
t
Q2
t
Q3
t
Q4
t
0
Cтан
Счет
1
0
8
1
9
2
10
3
4
5
6
5
7
6
14
7
15
8
9
Рис. 3.2 – Часова діаграма АСЛЧ на Т-тригерах
3.3 Визначення по ЧД функцій синхронізації тригерів
На
ВД
(рисунок
3.1)
видно
от каких
ближайших
изменений
могут
синхронизироваться соответствующие триггера. Видно, что функции синхронизации,
полученные алгоритмически и при помощи ВД, полностью совпадают.
C4=k
21
C3=Q2
C2=k
C1=k
T1=1
T3=1
Схема синтезованого лічильника АСЧ на Т-триггерах показана в додатку Б.
22
4. Синтез реверсивного синхронного десяткового лічильника в коді 2421
4.1 Побудова кодованої таблиці переходів реверсивного лічильника
Синтез реверсивних синхронних лічильників принципово нічим не відрізняється
від синтезу простих синхронних лічильників. Різниця полягає тільки в кодованій
таблиці переходів, яка в реверсивних лічильниках містить дві лави переходів: одна для мікрооперації складання, інша - для мікрооперації віднімання. По властивостях Ттриггера кодована таблиця функції збудження буде аналогічна кодованій таблиці
переходів реверсивного синхронного лічильника.
Десятичный
0
1
9
10
6
7
14 15
Q4
0
0
1
1
1
0
0
0
1
1
Q3
0
0
0
0
0
1
1
1
1
1
Q2
0
0
0
0
1
0
1
1
1
1
Q1
0
1
0
1
0
1
0
1
0
1
Q4
0
1
1
1
0
0
0
1
1
0
0
Q3
0
0
0
0
1
1
1
1
1
0
(ддв)
Q2
0
0
0
1
0
1
1
1
1
0
Q1
1
0
1
0
1
0
1
0
1
0
Q4
1
0
0
1
1
1
0
0
0
1
1
Q3
1
0
0
0
0
0
1
1
1
1
(вдм)
Q2
1
0
0
0
0
1
0
1
1
1
Q1
1
0
1
0
1
0
1
0
1
0
Эквивалент
A
x
8
5
23
4.2 Побудова кодованої таблиці функцій
збудження реверсивного лічильника
Кодована таблиця функцій збудження реверсивного ССЧ на Т-триггерах,
побудована відповідно до таблиці 2.4 і з властивостями автомата (або його УТП таблиця. 2.1), приведена в таблиці 2.5.
Таблиця 2.5 – КТФЗ РСЛЧ на Т-тригерах
Десятичный
Эквивалент
A
0
1
8
9
10
5
6
7
14
15
Q4
0
1
1
1
0
0
0
1
1
1
Q3
0
0
0
0
1
1
1
1
1
1
Q2
0
0
0
1
0
1
1
1
1
1
Q1
1
0
1
0
1
0
1
0
1
1
Т4
0
1
0
0
1
0
0
1
0
1
0
Т3
0
0
0
0
1
0
0
0
0
1
(ддв)
Т2
0
0
0
1
1
1
0
0
0
1
Т1
1
1
1
1
1
1
1
1
1
1
Т4
0
1
0
1
0
0
1
0
0
1
1
Т3
0
1
0
0
0
0
1
0
0
0
(вдм)
Т2
0
1
0
0
0
1
1
1
0
0
Т1
1
1
1
1
1
1
1
1
1
1
X
4.3 Отримання функцій збудження реверсивного лічильника в досконалій формі
Не повністю певні функції збудження тригерів, отримані з таблиці 2.5 в
досконалих формах, мають вигляд:
Т4=٧(1,10,7,15,17,25,22,31)=&(0,8,9,5,6,14,16,24,26,21)
Т3=٧(10,15,17,22)=&(0,1,8,9,5,6,7,14,16,24,25,26,21,30,31)
Т2=٧(9,10,5,15,17,21,22,23)=&(0,1,8,6,7,14,16,24,25,26,30,31)
Т1=٧(0,1,8,6,7,14,16,24,25, 9,10,5,15,17,21,22,23,26,30,31)
24
4.4 Спільна мінімізація функцій збудження реверсивного лічильника
Спільна мінімізація отриманих функції визначається за допомогою
діаграм Вейча п'яти змінних:
Інші етапи проектування аж до побудови принципової схеми
реверсивного лічильника в цілому ідентичні розглянутим раніше й проводяться
аналогічно.
25
4.5 Побудова тимчасової діаграми роботи РССЧ
Додавання
------------------------------------------------------------------------- >
1
2
3
4
5
6
7
8
K
Віднімання
< ---------------------------9
10
11
X
t
Q1
t
Q2
t
Q3
t
Q4
Стан
Лічен
t
0
0
1
1
4
2
5
3
6
4
9
5
10
6
11
7
14
6
15
5
0
4
Десяткові цифри в коді 2421
Малюнок 4.1 – Тимчасова діаграма роботи функції реверсивного лічильника на
Т-тригерах
Побудова Схеми РСЛЧ:
Зі всього вище отриманого ми можемо побудувати реверсивний лічильник.
Схему реверсивного лічильника наведено в додатку В
26
Висновок:
У даному курсовому проекті реалізований синхронний і асинхронний двійководесятковий лічильники на Т-триггерах для коду, що самодополняющегося, 2421, а
також реверсивного лічильника для складання і віднімання. Синхронний лічильник під
час створення курсового проекту був перевірений на стенді.
Також я опанував методи синтезу, отримав навики в створенні, наладці і
експериментальному дослідженні різноманітних схем лічильників.
27
Список ссилань:
1.Каган Б.М., Сташин В.В. Основи проектування мікропроцесорних пристроїв
автоматики. - ізд.«BoD», 1987. - 304 з.: мул.
2.Майоров С.А., Новиков Г.І. Структура електронних обчислювальних машин. Л.: Машинобудування, 1979.
3.Препелица Г.П. Схемотехніка ЕОМ. Практикум: навчальний посібник. –
Одеса,2002.
4.Самофалов Г.К. і ін. Цифрові електронні обчислювальні машини. - ДО.: Віща
шк., 1983. – 455.
28
ДОДАТКИ
29
Синтез та дослідження схем лічильників з довільним
модулем та порядком лічення
Змн.
Арк.
№ докум.
Розроб.
Пономаренко Е. Н
Перевір.
Препелиця Г.П.
Т. Контр.
Реценз.
Пономаренко Е.Л.
Н. Контр.
Рольщиков В.Б.
Затверд.
Сербов М.Г.
Підпис
Дата
Схема електрична принципова
синхронного двійководесяткового лічильника,
працюючого в коді 2421
ДОДАТОК А
Літ.
Маса
Масштаб
у
1
1:1
Арк.
1
Аркушів
3
ОДЕКУ, ФКН, гр. К34
30
Синтез та дослідження схем лічильників з довільним
модулем та порядком лічення
Змн.
Арк.
№ докум.
Розроб.
Пономаренко Е. Н
Перевір.
Препелиця Г.П.
Т. Контр.
Реценз.
Пономаренко Е.Л.
Н. Контр.
Рольщиков В.Б.
Затверд.
Сербов М.Г.
Підпис
Дата
Схема електрична принципова
асинхронного двійководесяткового лічильника,
працюючого в коді 2421
ДОДАТОК Б
Літ.
Маса
Масштаб
у
1
1:1
Арк.
2
Аркушів
3
ОДЕКУ, ФКН, гр. К34
31
Синтез та дослідження схем лічильників з довільним
модулем та порядком лічення
Змн.
Арк.
№ докум.
Розроб.
Пономаренко Е. Н
Перевір.
Препелиця Г.П.
Т. Контр.
Реценз.
Пономаренко Е.Л.
Н. Контр.
Рольщиков В.Б.
Затверд.
Сербов М.Г.
Підпис
Дата
Схема електрична принципова
реверсивного двійководесяткового лічильника,
працюючого в коді 2421
ДОДАТОК В
Літ.
Маса
Масштаб
у
1
1:1
Арк.
3
Аркушів
3
ОДЕКУ, ФКН, гр. К34
Документ
Категория
Научные отчеты
Просмотров
102
Размер файла
694 Кб
Теги
федулов
1/--страниц
Пожаловаться на содержимое документа