close

Вход

Забыли?

вход по аккаунту

?

Боронин

код для вставкиСкачать
Сîäåðæàíèå
1.
2.
3.
4.
5.
Задание на курсовой проект
1.1. Цель работы
1.2. Общие исходные данные
1.3. Индивидуальные исходные данные
Разработка и описание структурной схемы ЭВМ
2.1. Структурная схема ЭВМ
2.2. Структурная схема процессора
2.3. Описание структурной схемы
2.4. Арифметический сопроцессор
2.5. Система прерываний
2.6. Ïàìÿòü
2.7. Ввод/вывод
Разработка функциональной схемы
3.1. Описание разрабатываемого блока (Кэш)
3.2. Функциональная схема
Выводы
Ñïèñîê ëèòåðàòóðû
2
2
2
2
3
3
4
5
5
6
7
8
8
8
12
13
14
1
1. Задание на курсовой проект
1.1. Цели работы
Целью курсового проектирования является углубление и закрепление
теоретических знаний студентов, приобретение навыков разработки узлов ЭВМ
на структурном, функциональном и алгоритмическом уровнях.
Курсовой проект посвящен разработке структурной схемы гипотетической
ЭВМ, функциональной схемы и алгоритма(ов) работы конкретного блока,
входящего в состав этой ЭВМ.
1.2. Общие исходные данные
В состав ЭВМ входят следующие блоки:
 öåíòðàëüíîå обрабатывающее óñòðîéñòâî (ÖОÓ);
 микропрограммное óñòðîéñòâî óïðàâëåíèÿ (ÓÓ);
 îïåðàòèâíàÿ ïàìÿòü (ÎÏ);
 áëîê ñèíõðîíèçàöèè (ÁÑ);
 ñèñòåìà ïðåðûâàíèÿ программ (ÑÏÏ);
 ñèñòåìà ввода-âûâîäà (ÑÂÂ);
 ìîíèòîð è êëàâèàòóðà.
Îñíîâíûå ïàðàìåòðû ÝÂÌ:
 адресность ÝÂÌ - двухадресная;
 длина команды - переменная.
 разрядность - 32 бита;
 емкость ÎЗУ - 512 Êслов;
 емкость ПЗУ - 512 Êслов.
1.3. Индивидуальные исходные данные
Структура - двухшинная, наличие арифметического сопроцессора
(умножение, деление), ОП - обычная, кэш команд и данных, прерывания
последовательные, с обработкой на макроуровне, организация ввода/вывода ПДП. Разрабатываемый блок - кэш, с детальным рассмотрением алгоритма
замены блоков.
2
2. Разработка и описание структурной схемы ЭВМ
2.1. Структурная схема ЭВМ
DB/AB
Клавиатура
ЦП
IRQ
INTA
Контроллер
клавиатуры
Монитор
Видео
адаптер
Основная
память
Периф.
устройства
БС
Линия запроса прерывания
CB
Рис.1. Структурная схема ЭВМ
3
2.2. Структурная схема процессора
DB/AB
Из Рг_МК
БВА
Рг_К
A
ПНА
256x16
Y
ПВП T
D
ОБ
(МПС IDT49C402B)
I (FPU IDT7217L16)
MUX
OE
A
Из Рг_МК
B
D
Секвенсор
Am29331
Y
Fl
A
Логика
сдвигов
Регистр
статуса
I
T8-T11
V
ВП
I
IRQ
МПП
8Кх64
Y bus
Рг_А
Рг_Д
Рг_МК
Кэш Д/К
CB
DB/AB
Рис.2. Структурная схема процессора
4
2.3. Описание структурной схемы
Структура ЭВМ – 2-х шинная, состоит из шины управления и совмещенной
шины данных и адреса. Ответственность за бесконфликтную передачу данных
по данных и адреса возлагается на микропрограммы. При обращении к
различным устройствам сначала по шине передается адрес, затем данные. На
шину управления сигналы поступают из ЦП и блока синхронизации (БС). Из ЦП
на шину управления идут сигналы обращения к памяти и определения
направления передачи данных, с БС – системный синхросигнал. В БС также
находится схема начальной установки и сброса. Схема начальной установки
устанавливает в исходное состояние различные узлы ЭВМ после включения
питания. В частности, отключает все выходные буферы устройств от системной
магистрали во избежание конфликта и выхода их из строя, обнуляет системный
таймер и запускает генератор тактовых импульсов (ГТИ) после того, как
установится питание, а также сбрасывает секвенсор микрокоманд. Пðè пóñêå
системы выïîëíÿåòñÿ тåñòèðîâàíèå пî сëóæåáíîé пðîãðàììå, хðàíÿùåéñÿ â ПЗУ è
иíèöèàëèçàöèÿ кîíòðîëëåðîâ пåðèôåðèéíûõ уñòðîéñòâ.
В состав ОБ входят микропроцессорная секция и параллельный
умножитель, выполняющий роль арифметического сопроцессора. Связь между
системной шиной данных/адреса и ОБ выполняется через регистр команд
(Рг_К), регистр адреса (Рг_А) и регистр данных (Рг_Д). Регистры Рг_Д и Рг_А
управляются битами микрокоманды. Наличие отдельного выходного регистра
адреса вызвано тем, что для некоторых команд важно сохранить значение адреса
до конца цикла.
Система команд состоит из одно и двухсловных команд. Информация о
способе адресации содержится в коде операции (старшие 8 бит команды). В
зависимости от способа адресации регистр, обозначенный в формате команды,
может служить как аккумулятор при выполнении арифметических и логических
операций, либо как индексный регистр для формирования адреса ПЗУ или ОЗУ.
Для выработки адреса следующей микрокоманды секвенсор микрокоманд
задействует при ветвлении следующие источники: регистр микрокоманд,
преобразователь начального адреса (ПНА), флаги, получаемые на
вход
тестирования внешних условий, адрес многоканального ветвления.
2.4. Арифметический сопроцессор
Арифметический сопроцессор предназначен для ускорения работы
основного процессора при выполнении операций умножения и деления.
5
Взаимодействие микропроцессора и сопроцессора осуществляется по схеме
последовательного выполнения операций, т.е. пока работает сопроцессор микропроцессор ждет.
Для выполнения умножения необходимо загрузить во входные регистры
сопроцессора операнды из внутрипроцессорной шины Y или из Рг_К.
После выполнения умножения полученное 32-разрядное произведение из
внутренних выходных регистров умножителя подается на вход D МПС и
происходит его занесение в РОН. Также результат можно сразу занести в Рг_Д,
что оказывается полезным например при выполнении операции возведения в
степень.
2.5. Система прерываний
В случая прерываний на макропрограммном уровне наличие запросов
возможных запросов на прерывание проверяется в ходе цикла выборки
машинной команды. Поэтому прерывания могут происходить только после того,
как завершено выполнение машинной команды, а выполнение новой команды
еще не началось.
Имеется одна общая для всех устройств линия запроса на прерывание.
Получив запрос, процессор посылает сигнал, подтверждающий получение
запроса. Сигнал подтверждения прерывания проходит от одного устройства
ввода-вывода к другому до тех пор, пока не достигнет устройства, пославшего
запрос на прерывание. Тогда это устройство подает свой идентифицирующий
номер на шину данных/адреса. Для такой структуры характерны более низкие
затраты программных средств, однако распределение приоритетов устройств,
здесь фиксировано. Кроме того сигнал INTA (Interrupt Acknowledge –
Подтверждение прерывания) проходит через несколько логических элементов.
Последовательность действий при обработке прерываний:
1. Распознавание запроса на прерывание.
2. Запоминание состояния.
3. Маскирование прерываний.
4. Подтверждение прерывания.
5. Вызов подпрограммы обработки прерывания.
6. Восстановление и возврат.
6
Адреса и данные
ЦП
Управление
Запрос на прерывание
IRQ
INTA
Устройство
№1
Устройство
№2
Устройство
№3
Подтверждение
прерывания
Рис.3. Структурная системы прерываний
Опишем работу контроллера прерываний. На входе запроса прерываний
INT возникает запрос прерывания, порождаемый одним из периферийных
устройств. При этом триггер в контроллере прерываний устанавливается в
единичное состояние. Этот триггер нужен для того, чтобы запомнить сигнал
прерывания до окончания выполняемой в данный момент машинной
макрокоманды. Пока не запомнено состояние процессора прерывание
маскировано (затем маска приводится в состояние, при котором могут
восприниматься запросы на прерывание с более высоким приоритетом). Схема
формирования сигнала прерывания формирует сигнал INT, подаваемый на вход
мультиплексора флагов МУУ. По окончании команды этот флаг тестируется и
если он установлен, то происходит прерывание, вызывающее подпрограмму
опроса устройств, которая передает управление по соответствующему адресу из
таблицы.
При выходе из прерывания МУУ формирует сигнал сброса прерывания.
Этот сигнал сбрасывает триггер в нулевое состояние.
2.6. Память
Áëîê основной ïàìÿòè вêëþ÷àåò â сåáÿ:
 ÎÇÓ (опåðàòèâíîå заïîìèíàþùåå óñòðîéñòâî). Доступна для чтения è зàïèñи;
 ÏÇÓ (пîñòîÿííîå зàïîìèíàþùåå óñòðîéñòâî), пðåäíàçíà÷åííîå дëÿ хðàíåíèÿ сëóæåáíûõ
пðîãðàìì вâîäà/âûâîäà, пðîãðàìì ðàáîòû ñ уñòðîéñòâàìè, вõîäÿùèìè â ñîñòàâ ÝÂÌ è
пðîãðàìì нà÷àëüíîãî тåñòèðîâàíèÿ è иíèöèàëèçàöèè. Доступна только для чтения.
Организация ОЗУ- 512К  32, организация ПЗУ- 512 К .
7
Разрядность команды - переменная. Определяется типом команды.
Например, для команды типа регистр-регистр - 32 бита, для команд регистрпамять - 64 бита и т.д. Команда читается из памяти в два приема: сначала первые
32 разряда, затем вторые 32 разрядов (т.к. шина данных/адреса - 32-разрядная) и
управление чтением команды из памяти осуществляется микропрограммно.
2.7. Система ввода-вывода
Система ввода/вывода - прямой доступ к памяти (ПДП). Чтобы освободить
процессор от управления пересылкой вводимых и выводимых данных
необходимо снабдить его дополнительной внешней схемой. Эта схема,
называемая контроллером ПДП, выполняет следующие функции:
 Управление адресными линиями
 Управление пересылкой данных
 Модификация адреса
 Подсчет числа пересылаемых слов
 Управление режимом
При инициировании ПДП ЦП указывает контроллеру ПДП режим,
начальный адрес памяти и число слов, подлежащих пересылке (значение
счетчика слов).
Предусмотрены восемь линий запросов на ПДП и восемь соответствующих
линий подтверждения ПДП. Устройство с наивысшим приоритетом, пославшее
запрос на ПДП в начале микроцикла, предшествующего тому, в котором ПДП
будет разрешен, получает сигнал подтверждения, который длится по крайней
мере до начала цикла ПДП. Если ни одно устройство не запрашивает ПДП,
шинный сигнал NRQ («Отсутствие запроса») имеет высокий уровень.
3. Разработка функциональной схемы
3.1. Описание разрабатываемого блока (Кэш)
Кэш команд и данных предназначен для хранения наиболее часто
используемых команд и данных. Использование КЭШа увеличивает
эффективность работы процессора.
8
Да
В буфере
Нет
Нет
Флаг = 1
Да
Ожидание
Основная
память свободна
для обращения
Ожидание
Основная
память свободна
для обращения
Чтение
буфера
Загрузка в регистр
Запись
в буфер
Установка
флага
Обновление справочника
Чтение из
основной памяти
Запись в буфер
Чтение из
основной памяти
Обновление
справочника
Запись в буфер
Обновление
справочника
Продолжение
Запись в основную
память из регистра
Рис.4. Своппинг
Используется алгоритм регистрового своппинга с флагами. В этом
алгоритме уменьшение эффективного времени цикла достигается за счет
уменьшения числа обращений к памяти, а также ведется выработка и учет
флагов об изменении слова с тех пор, как оно попало в буфер. Также введены
регистры временного хранения между быстрым буфером и основной памятью.
Если данные должны быть переданы из буфера в основную память, они сначала
9
пересылаются в регистры временного хранения; новое слово сразу же
пересылается в буфер из основной памяти, а уже потом слово, временно
хранившееся в регистре, записывается в основную память. Действия в ЦП
начинают опять выполняться, как только для этого возникает возможность.
Выберем размер кэша как 4Кх83, а адресное пространство 220=1М слово,
наполовину заполненное ячейками ОЗУ с адресами 00000-1FFFF.
Адрес из процессора
19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
Адрес ячейки кэш-памяти
первый блок
8 бит
Tag
8
8
=
второй блок
1 32бита
V
D
8 бит
Tag
8
1 32бита
1
V
S
D
8
=
32
32
MS
1
32
cache
Рис.5. Основные информационные цепи считывания данных из кэш-памяти
Кэш-память содержит два одинаковых блока ОЗУ (первый и второй) и
одноразрядную память признаков S «недавнего использования» блоков. В
каждом блоке имеются разряды для хранения кода Tag, который отображает
старшую часть адреса ячейки-оригинала, разряды D, в которых содержится
копия 32-разрядной ячейки ОЗУ, и разряд V - признак истинности информации
в ячейке блока.
Если процессор установил на шине адрес некоторой ячейки ОЗУ и признак
чтения, то дальнейшие события развиваются так.
10
1. С помощью разрядов 0-11 адреса выбирается одна из 4К ячеек кэшпамяти. На выходы накопителя кэш-памяти поступает информация из
обоих блоков, а именно коды Tag, биты V, а также данные D (по 32 бита
из каждого блока).
2. С помощью двух 8-разрядных компараторов сравниваются старшие
разряды поступившего из процессора адреса с соответствующими
разрядами, считанными из первого и второго блоков. Если совпадение не
зарегистрировано ни первым, ни вторым компаратором, тто это означает,
что копия затребованной ячейки ОЗУ в кэш-памяти отсутствует. Если
произошло совпадение кодов на входах одного из компараторов, то
вырабатывается сигнал cache=1 и через мультиплексор MS в 32разрядную шину данных/адреса посылается слово из соответствующего
блока кэш-памяти. Одновременного совпадения кодов на входах обоих
компараторов быть не может.
3. Если cache=1, то процессор получает требуемые данные, а разряд S кэшпамяти устанавливается в 0 или 1 в зависимости от того, из какого блока
была выдана информация в процессор. Этот разряд, таким образом,
отражает очередность обращения к блокам, и по нему можно определить,
какая информация более «свежая».
4. Если cache=0, то разряд S остается без изменения, схема управления
осуществляет выбор из ОЗУ 32-разрядного слова по адресу,
определяемому разрядами 0-19. Считанное из ОЗУ слово должно быть
записано в кэш-память. Адрес ячейки известен - он определяется
разрядами 0-11 кода, установленного процессором на шине. Чтобы
определить, в какой блок следует записать считанное слово,
анализируется разряд S выбранной ячейки кэш-памяти. В зависимости от
его состояния определяется более устаревшая информация, которая затем
заменяется новой, после чего состояние разряда S инвертируется.
При записи 32-разрядный код записывается в разряды D
соответствующей ячейки первого или второго блока. В разрядах Tag ячейки
выбранного блока запоминается группа разрядов 12-19 адреса,
поступившего из процессора, признак V устанавливается в 1 и слово
посылается в процессор. На этом операция чтения с попутным созданием
новой копии завершается.
В исходном состоянии, после включения напряжения питания или после
работы канала прямого доступа в память, все признаки V устанавливаются
схемой управления в 0, при этом совпадения кодов на входах компараторов
считаются недействительными.
3.2. Функциональная схема
11
DB/AB
Рг_А
Write
А
D
А
Кэш-память
MReq
D
ОЗУ
R/W
Read
CE
CE
D
=
&
cache
=
MS
1
cache
DB/AB
4. Выводы
Закрепляли теоретические знания по проектированию ЭВМ на практике.
Разрабатывали отдельные узлы на функциональном уровне, а также на уровне
алгоритмов. Ознакомились с широким кругом литературы - как теоретических,
так и практических решений похожих задач. В конкретном варианте подробнее
были рассмотрены двухшинная архитектура, последовательная система
прерываний на макроуровне, ПДП и кэш команд и данных.
12
5. Список литературы
1. Мик Дж., Брик Дж. Проектирование микропроцессорных устройств с
разрядно-модульной организацией. В 2-х книгах: Пер с англ. - М.: Мир.
1984. - 478 с.
2. В. М. Мещеряков и др. Комплект БИС К1804 в процессорах и
контроллерах. М. : РиС. 1990. - 255с.
3. А.Пом, О.Агровал. Быстродействующие системы памяти. Пер с англ. М.: Мир. 1987. - 263 с.
4. О. Н. Лебедев. Микросхемы памяти и их применение. М. : РиС. 1990. 158с.
13
Документ
Категория
Компьютеры и периферийные устройства
Просмотров
0
Размер файла
212 Кб
Теги
боронин
1/--страниц
Пожаловаться на содержимое документа