close

Вход

Забыли?

вход по аккаунту

?

Кузовлев (2)

код для вставкиСкачать
Министерство образования и науки
Новосибирский государственный технический университет
Кафедра вычислительной техники
Курсовой проект
по дисциплине
«Организация ЭВМ»
Группа:
АМ-110
Студент:
Кузовлев И.Н.
Преподаватель:
Гребенников В.Ф.
Новосибирск, 2004
Содержание
1. Цель работы ........................................................................................................................................ 3
2. Задание ................................................................................................................................................ 3
3. Разработка структурной схемы ........................................................................................................ 4
3.1 Обобщенная структурная схема ЭВМ ........................................................................................... 4
3.2 Центральный процессор ................................................................................................................. 5
3.2.1
Упрощенная структурная схема ОБ ..................................................................................... 5
4. Системная шина ............................................................................................................................. 6
5. Система прерываний ..................................................................................................................... 7
6. Разработка основной памяти ........................................................................................................ 8
7. КЭШ команд и данных ................................................................................................................ 10
8. Разрабатываемый блок. Сопроцессор ввода-вывода. ............................................................... 12
8.1
Алгоритм контроля ошибок .................................................................................................... 15
9. Блок синхронизации .................................................................................................................... 15
10.
Периферийные устройства ...................................................................................................... 16
10.
1 Монитор ................................................................................................................................. 16
10.2 Клавиатура ................................................................................................................................... 17
10.3 Винчестер ................................................................................................................................. 17
10.4 Таймер .......................................................................................................................................... 18
11.
Выводы...................................................................................................................................... 19
12.
Литература ................................................................................................................................ 20
2
1. Цель работы
Целью курсового проектирования является углубление и закрепление теоретических
знаний, приобретение навыков разработки узлов ЭВМ на структурном, функциональном и
алгоритмическом уровнях.
Курсовой проект посвящен разработке структурной схемы гипотетической ЭВМ и
принципиальной схемы, указанного в задании, блока, входящего в состав этой ЭВМ
2. Задание



Общие исходные данные:
В состав ЭВМ входят следующие блоки:
 центральное процессорное устройство (ЦПУ);
 оперативная память (ОП);
 система прерывания программ (СПП);
 система ввода-вывода (СВВ);
 блок синхронизации (БС);
 таймер;
 монитор и клавиатура.
Основные параметры ЭВМ:
 адресность ЭВМ - двухадресная;
 длина команды - переменная.
Разрядность ЭВМ и минимальный объем оперативной памяти:
 разрядность – 32;
 емкость ОП –16М*32bit.
Индивидуальные данные:
 Структура ЭВМ: с разделяемой ОП
 Система прерываний: радиальная макро
 КЭШ: команд и данных
 Оперативная память: многопортовая
 Ввод – вывод: сопроцессор мультиплексный
 Разрабатываемый блок: память подканалов в сопроцессоре. Проверка на правильность
извлечения из памяти подканалов всей информации, которая должна извлекаться.
3
3. Разработка структурной схемы
Основная функция ЭВМ – обработка данных. Центральный процессор (ЦП) в структуре
ЭВМ занимает главное место, т.к. именно процессор (при отсутствии сопроцессора)
выполняет обработку данных (арифметико-логические операции) и адресацию памяти и
периферийных устройств (их регистров). Если отсутствует контроллер прямого доступа к
памяти (КПДП) или сопроцессор ввода-вывода (СПВВ), но и в этих случаях процессор
управляет (инициирует) адресацией. Процессор работает с данными, находящимися в
основной (оперативной) памяти. Процессор и основная память составляют ядро ЭВМ. Для
связи ядра ЭВМ с внешним миром предназначены периферийные устройства, которые по их
назначению можно разделить на две группы: внешние запоминающие устройства,
предназначенные для хранения больших объемов информации, и устройства ввода-вывода.
Устройства ввода позволяют вводить в машину данные и программы, а также вносить
исправления в программы и данные, хранящиеся в памяти ЭВМ. Устройства вывода служат
для вывода из ЭВМ результатов обработки данных, из регистрации и отображения [1]. В
данном проекте в качестве внешних ЗУ представлены НГМД и «винчестер», устройство ввода
– клавиатура, устройство вывода – монитор. Далее рассматриваются элементы структуры
ЭВМ.
3.1 Обобщенная структурная схема ЭВМ
ЭВМ с хранимой программой определена, как автомат обрабатывающий данные в
соответствии с заблаговременно определёнными инструкциями, при этом инструкции и данные
находятся в ОП.
ЦП
ОП
Рис.1 Схема ЭВМ с хранимой программой
Для загрузки данных в память и вывода их из ОП, необходим способ связи с ПУ
(внешними устройствами). Для этого нужны устройства ввода-вывода.
Вводвывод
ЦП
ПУ1
ПУn
ОП
Рис.2. Схема ЭВМ с устройством ввода-вывода.
Периферийные устройства (ПУ) присоединяются с помощью блоков управления
(контроллеров) периферийными устройствами, осуществляющих согласование форматов
данных, используемых в ПУ с форматом принятом для передачи по общей шине. Последний
(формат данных) обычно соответствует машинному слову процессора и/или информационной
ширине магистрали.
4
3.2 Центральный процессор
DB
СB
1
2
Микропрограммное
Устройство
Управления
(МУУ)
3
Код ветвления
АВ
4
Операционный
Блок
(ОБ)
5
Рис. 3. Структурная схема центрального процессора
Принцип микропрограммного управления заключается в хранении управляющих слов,
выполняющих элементарные действия в течении цикла, и выборки их с помощью секвенсора
(SEQ). На этом принципе и основывается конструируемый процессор и следовательно ЭВМ.
Таким образом МУУ хранит в микропрограммной памяти (МПП) и выбирает управляющие
слова (т.е. МК) из МПП, передаёт их в качестве управляющих слов ОБ и другим устройствам
(например блок синхронизации). Естественно, принимая управляющие слова, устройствами
выполняются соответствующие инструкции. Работа с ОП осуществляется через ОБ. ОБ
вычисляет адрес ячейки для чтения/записи и принимает/передаёт данные из/в ОП.ОБ может
принимать/передавать данные не только из/в ОП, но и с/в внешних/ие устройств/а.
3.2.1 Упрощенная структурная схема ОБ
Вектор
прерывания
Лог. сх.
RG K
ДВА
RG Din
ПНА
SEL
RG DOut
RGF
2 x Am29334
Секвенсор
INTR
INTA
INTEN
SEL
АЛУ
Am29332
BF
OE
RG Adr
МПП
RG MK
Рис. 4. Упрощённая схема ОБ
5
Гипотетическая СБИС представляет собой нерасширяемый 32 – разрядный
процессорный модуль. Содержит трехвходовое комбинированное АЛУ, которое позволяет
выполнять логические и арифметические операции, а также арифметические операции над
числами с плавающей точкой. Внутренний групповой 64-разрядный сдвигатель, позволяет за 1
такт выполнять все виды сдвигов на любое число разрядов.
В структуру ЭВМ включен блок Q-регистра (Q – сдвигатель и Q-регистр). Это
позволяет поддерживать выполнение: операции умножения двух 32-разрядных чисел по
модифицированному алгоритму Бута (в каждом такте сдвиг вправо на 2 разряда), и деления по
алгоритму "без восстановления остатка". БИС используемая в качестве секвенсора
микрокоманд поддерживает прерывания реального времени на микро- и макро-уровнях
управления с временем реакции, не превышающем длительности микроцикла. Заданием
оговаривается система прерываний на макро уровне, поэтому в структуре предусмотрен
дешифратор векторного адреса (ДВА).
Имеющийся вход сброса секвенсора RST позволяет производить «сброс» ЦП в исходное
состояние при включении питания или в процессе работы путём подачи на него сигнала
RESET, имеющего активный низкий уровень (на рисунке он не показан).
Стоит оговориться, что все качества присущие разрабатываемой ЭВМ, были взяты с
прототипа серии AM29332(331).
4. Системная шина
Магистральный способ предполагает организацию единой унифицированной системы
шины, к которой подключаются все устройства (модули системы). Магистраль трехшинная:
Шина данных (D0-D31) - Двунаправленные с тремя состояниями линии шины данных
обеспечивают перемещение данных от процессора к другим устройствам. Наличие высокого
уровня напряжения на входах/выходах шины данных обозначает наличие кодов логической
единицы "1" на этих выводах. Шина данных может передавать данные как на 32-, так и на 16разрядные шины благодаря тому, что есть возможность изменения размера шины данных;
размер шины данных определяется значением входного сигнала . Для правильного
выполнения операций считывания сигналов с шины данных требуется обеспечение
необходимых значений времени установки и времени удержания считываемых данных. При
любой операции записи (включая циклы останова и выключения) процессор всегда будет
передавать все 32 разряда данных, даже если в текущем цикле размер шины обмена равен 16
разрядам.
Шина адреса (BE0#-BE3#, A2-A31) - Эти выходы с тремя состояниями обеспечивают
физическую адресацию памяти или адресацию устройств ввода-вывода. Шина адреса
обеспечивает физическое пространство адресов памяти объемом 4 гигабайта (от 00000000H до
FFFFFFFFH) и пространство адресов ввода/вывода объемом 64 килобайта (от 00000000H до
0000FFFFH) для обращения к устройствам ввода/вывода. Для передачи сигналов
ввода/вывода, автоматически формируемых для обеспечения взаимодействия процессора с
сопроцессором, используется адресное пространство ввода/вывода от 800000F8H до
800000FFH, так как для обращения к сопроцессору необходимо совпадение двух условий:
наличие высокого уровня напряжения на линии адреса А31 и наличие низкого уровня на
линии M/IO#
Значения сигналов стробов данных BE0#-BE3# определяют соответственно те байты
32-разрядной шины данных, которые участвуют в текущей передаче. Это особенно удобно для
взаимодействия с внешней аппаратурой.
BE0# определяет участие в обмене разрядов D0-D7,
BE1# определяет участие в обмене разрядов D8-D15,
BE2# определяет участие в обмене разрядов D16-D23,
BE3# определяет участие в обмене разрядов D24-D31.
6
Количество стробов данных BE0#-BE3#, находящихся в активном состоянии,
определяет размер операнда обмена (1,2,3 или 4 байта). Когда выполняется цикл записи в
память или в устройство ввода/вывода, и передаваемый операнд занимает только старшие 16
разрядов шины данных (D16-D31), копия этого операнда одновременно передается по
младшим 16 разрядам шины данных (D0-D15). Это дублирование выполняется для
обеспечения оптимального режима записи на 16-разрядные шины. Процедура дублирования
записываемых данных зависит от значений стробов данных BE0#-BE3#.
Шина управления включает следующие линии: синхронизация SYNC, строб входной
информации DIN, строб выходной информации DOUT, адресация ОП или ПУ MOI,
считывание или запись RW, ответ RPLY, сигнал сброса RST, запрос ПДП DMR, разрешение
ПДП DMG, подтверждение разрешения ПДП SACK. Также в эту шину входят линии: запрос
прерывания IRQ и подтверждение прерывания INTA.
5. Система прерываний
Прерывания представляют собой средство изменения последовательности выполнения
команд и операций в ответ на внешние асинхронно происходящие события (запросы на
прерывание).
Система прерываний выполняет ряд функций:
•
организация вхождения в прерывающую программу;
•
организация приоритетного выбора между запросами,
поступающими одновременно;
•
организация возврата в прерванную программу.
Реализация прерываний оказывает значительное воздействие на производительность и гибкость
системы.
Использование микросхемы КМ1804ВН1 позволяет реализовать схему векторного
приоритетного прерывания с возможностью наращивания до 16 аппаратных прерываний. По
другому такая схема носит название структуры системы прерываний с несколькими линиями
запроса или радиальной структуры. В этой структуре предусмотрена своя линия запроса для
каждого устройства. Структура с несколькими линиями запроса позволяет уменьшить время
ответа, так как в ней устройство, пославшее запрос на прерывание, может быть сразу же
идентифицировано. Но т.к. в данной работе прерывания обрабатываются на макро уровне (по
заданию) данная система не обладает минимальным временем ответа. Это объясняется тем, что
прерывания обрабатываются только после завершения текущей команды.
УС
УС
УС
УС
УС
УС
Запрос на
INTER
ЦП
УУ прерыв.
Вектор
Рис.5. Система прерываний
Прерывания на макро уровне требуют меньше аппаратных затрат и меньшее количество
запоминаемой информации, необходимой для возврата в прерванную программу.
Сигналы прерываний поступающие на входы INR7-INRO устройства управления
прерываниями, преобразуются в вектор (в простейшем случае это простая шифрация).
Полученный вектор поступает в ЦП.
Принцип работы системы прерываний:
При поступлении запроса на прерывание от периферийного устройства контроллер формирует
вектор прерывания и посылает запрос на прерывание в ЦП.
7
В дальнейшем происходит анализ вектора прерывания (его части), в результате чего если
выясняется, что данное прерывание должно обрабатываться на микро уровне – в секвенсор
подается запрос на прерывание и происходит дальнейшая его обработка.
Если же выясняется, что прерывание должно обрабатываться на макро уровне – в
секвенсор запрос на прерывание не подается. Обработка прерывания произойдет после
завершения выполнения текущей команды процессором.
6. Разработка основной памяти
Т.к по заданию используется многопортовая память, то необходимо пояснить принцип её
действия. Так же надо уточнить, что в данном случае используется 2х портовое запоминающее
устройство. Т.к доступ к памяти будут иметь процессор, и сопроцессор ввода-вывода.
Прототипом памяти выбрана существующая схема IDT7133(M).
Многопортовая память – это статическое ОЗУ с двумя или более независимыми
интерфейсами, обеспечивающими доступ к пространству памяти через разделенные шины
адреса, данных и управления.
AB
CB
AB
Port
R
Port
L
DB
CB
DB
Рис. 5.Упрощённая схема ОЗУ
Во всех схемах с асинхронным доступом к общим ресурсам неизбежно возникают
конфликтные ситуации. Применительно к двухпортовому ОЗУ, конфликты появляются при
одновременном обращении двух независимых активных устройств к одной и той же ячейке
памяти в процессе выполнения следующих операций:
— запись через порт R;
— чтение через порт R.
При выполнении операции «запись через порт L — запись через порт R» состояние ячейки
памяти будет оставаться неопределенным до тех пор, пока одно из активных устройств не
завершит обращение к ней и не закончатся переходные процессы. В этом случае триггер
примет устойчивое состояние, определенное «опоздавшим» устройством. При строго
одновременном обращении триггер может принять любое состояние. При выполнении
операции «запись через порт L — чтение через порт R» неопределенность существует только в
отношении считываемых данных. С одинаковой вероятностью может быть считано как
предыдущее значение ячейки памяти, так и вновь записанное в процессе текущего цикла
обращения к памяти. Архитектура двухпортовой памяти предусматривает несколько способов
разрешения таких конфликтных ситуаций: с помощью арбитражной логики
Арбитражная логика. Арбитр двухпортового ОЗУ устраняет конфликты следующим образом.
Сигналы адресных линий портов ADDRESS_L и ADDRESS_R поступают с двух направлений,
и если их значения совпадают, то арбитр посылает одному из активных устройств сигнал
BUSY' («запрет доступа»). Этот сигнал поступает в опоздавшее к моменту арбитража активное
устройство, а при строго одновременных обращениях — в устройство, выбранное случайным
образом. Сигнал BUSY' удерживается все время, пока не закончится операция обращения к
памяти. Дополнительно с сигналом BUSY' внутри кристалла памяти формируется сигнал
INTERNAL WRITE INHIBIT («блокировка записи»). При выполнении операции типа «чтение
через порт R — чтение через порт L» арбитр также формирует сигналы занятости, но
блокирование сигналов чтения не производится, и информация считывается одновременно
через оба порта. Если адреса запрашиваемых ячеек разные, то доступ к содержимому ячейки
8
памяти также производится одновременно через оба порта, так как в этом случае конфликты не
возникают. Арбитр содержит элементы задержки DELAY, схему сравнения адресных линий
ADD_COMP, логические элементы три И-НЕ, соединенные по схеме триггера, логические
элементы для формирования сигналов занятости (рис. 3). Сигналы CE_L = 0 и CE_R = 0
вызывают формирование сигналов BUSY_L' = 1 и BUSY_R' = 1, что соответствует отсутствию
запрета доступа к ОЗУ со стороны обоих активных устройств.
Рис. 6. Схема арбитражной логики
Наращивание информационной емкости двухпортовых ОЗУ достигается путем
соединения всех одноименных выводов микросхем, кроме CE' («выбор кристалла»). Сигнал CE'
обеспечивает обращение только к одному устройству в модуле памяти в каждый момент
времени. Выводы сигналов занятости в этом случае соединяются по схеме «монтажное ИЛИ».
Наращивание разрядности шин данных (рис. 6) осуществляется путем соединения всех
одноименных входов микросхем, кроме информационных, и характеризуется одной
особенностью: c целью предотвращения тупиковых ситуаций (одновременная выдача сигналов
занятости для обоих портов) используется система «ведущий/ведомый», предусматривающая
применение микросхем двухпортовых статических ОЗУ с различной реализацией арбитражной
логики. Первый тип арбитражной логики носит название «MASTER» и обеспечивает
возможность работы микросхем памяти в режимах «обычный» или «ведущий» (формирует
сигналы BUSY'_L, BUSY'_R). Второй тип носит название «SLAVE» и обеспечивает
возможность работы только в режиме «ведомый» (принимает сигналы занятости,
сформированные ведущим устройством).
Большинство микросхем двухпортовой памяти поддерживает организацию обмена
данными между шинами с разным форматом слова. Для этого в составе памяти предусмотрена
возможность независимого обращения к байтам в слове данных. Требуемая разрядность шины
данных каждого порта задается аппаратно с помощью специальных управляющих выводов. В
качестве примера рассмотрим, как реализована эта функция в микросхеме. Под управлением
сигналов BE#3, BE#2, BE#1 и BE#0 задается следующий порядок доступа к данным в памяти:
BE#3 = 1, BE#2 = 1, BE#1 = 1 и BE#0 = 0 — разрешение доступа к байту 0;
BE#3 = 1, BE#2 = 1, BE#1 = 0 и BE#0 = 1 — разрешение доступа к байту 1;
BE#3 = 1, BE#2 = 0, BE#1 = 1 и BE#0 = 1 — разрешение доступа к байту 2;
BE#3 = 1, BE#2 = 1, BE#1 = 0 и BE#0 = 1 — разрешение доступа к байту 3;
BE#3 = 1, BE#2 = 1, BE#1 = 0 и BE#0 = 0 — разрешение доступа к двум младшим байтам;
BE#3 = 0, BE#2 = 0, BE#1 = 1 и BE#0 = 1 — разрешение доступа к двум старшим байтам;
BE#3 = 0, BE#2 = 0, BE#1 = 0 и BE#0 = 0 — разрешение доступа ко всему слову.
9
7. КЭШ команд и данных
Кэш – это внутренняя память процессора, которая имеет значительно большее
быстродействие, чем ОП. Кэш память не увеличивает емкость памяти ЦП и она не доступна
пользователю для адресации. Она содержит данные из ОП, к которым уже было обращение
или может произойти, т.е. из ОП помещаются нужные в текущий момент ЦП данные и еще
некоторое количество последующих слов. Таким образом, увеличение производительности
достигается за счет того, что на линейном или циклическом участке программы велика
вероятность обращения к данным, уже находящимся в кэш, в этом случае обращения (кроме
первого раза) происходят к быстродействующей внутренней памяти. Разрабатываемая кэш
хранит как команды, так и данные, поэтому ЦП всегда обращается сначала к кэш.
Кэш-память реализуется как ассоциативная память, в которой для каждой единицы
памяти хранятся дополнительные сведения, называемые тэгом или признаком. Для
однозначного определения единицы памяти тэгом должен быть физический адрес данных в
ОП. Когда в ассоциативную память подается адрес, с ним одновременно сравниваются все
тэги. Если один из тегов равен поданному адресу (кэш попадание, cache hit), производится
обращение к этой единице памяти. Если равенства не обнаруживается (кэш промах, cache
miss), требуется обратиться к ОП.
Разрабатываемая кэш будет четырех направленной ассоциативной по множеству.
Ассоциация по четырем направлениям является компромиссом между скоростью кэш памяти
с прямым отображением при попаданиях и высоким коэффициентом попаданий полностью
ассоциативной кэш. Строки кэш памяти отображены на выравненные 16-байтные блоки ОП,
т.е. строка содержит четыре 32-разрядных слова.
Алгоритм свопинга – сквозная запись, т.е. при записи данных из ЦП производится
запись и в кэш, и в ОП. Этот алгоритм не уменьшает количество обращений к ОП по записи,
но упрощает аппаратную реализацию кэш и поддерживает в ОП всегда достоверную
информацию.
Алгоритм замещения – псевдо-LRU (НДИ –наиболее давно используемый)
Если при обращении к кэш по чтению, ЦП не находит там нужных данных, то он
выполняет загрузку строки кэш быстрым пакетным циклом шины (Burst Mode). Алгоритм
замещения определяет, в какую строку будут записаны новые данные. Запись возможна в
четыре строки множества определяемого 7-ю битами адреса. В разрабатываемой кэш
реализуется алгоритм замещения – псевдо-LRU.
Начало
Да
b0:=1
обращение
к L0
Нет
обращение
к L0 или
L1
Нет
b0:=0
Нет
обращение
к L2
Да
b1:=1
Да
b1:=0
b2:=0
b2:=1
Конец
Рис. 7 Блок-схема алгоритма обновления битов LRU
10
При наличии недействительных строк в множестве (биты достоверности нулевые)
запись производится в первую недействительную строку (по порядку расположения битов).
Если все строки действительны, необходимо выбрать строку с исходя из значений битов LRU.
Запись действительной строки в ОП не требуется, т.к. используется алгоритм сквозной записи.
Обозначим строки в множестве через L0, L1, L2, L3. Каждому множеству соответствует
три бита b0, b1 и b2, которые модифицируются при каждом попадании и заполнении
следующим образом:
Кэш состоит из трех блоков (блок тэгов, блок данных, блок достоверности) и схем
поддержки функционирования (выбор направления, обновление битов достоверности и LRU,
буфер).
Блок данных содержит до 8 Кбайт данных и команд. Он разделен на четыре массива
(направления), каждый из которых состоит из 128 строк. Строка содержит данные из 16
последовательных адресов памяти, начиная с адреса кратного 16. Индекс в массиве,
состоящий из 7 бит, соответствует четырем строкам кэш памяти, по одной из каждого класса.
Четыре строки с одним индексом – множество.
В блоке тегов содержится один тэг длиной 21 бит для каждой строки. Блок тэгов также
разделен на четыре направления. Тэг содержит старшие 21 бит физического адреса данных,
находящихся в строке.
В блоке достоверности и LRU по одному 7-битному значению для каждого из 128
множеств строк. четыре бита отмечают строки в множестве как достоверные (1) и
недостоверные (0). Еще 3 бита – это бита LRU, которые используются при замещении строки.
Адресация кэш осуществляется путем разделения 32 бит физического адреса на три
части: старшие 21 – поле тэга, применяется для различения данных в кэш от любой другой
строки данных в множестве; следующие 7 – определяют множество; оставшиеся
4 – определяют слово и байт, используются два старших из них, т.к. обмен с кэш производится
словами.
Схема выбора строки генерирует сигнал, разрешающий считывание или запись для
конкретной строки. При записи и считывании данных сигнал генерируется на основе
сравнения тэгов из множества с тэгом из адреса. При замещении строки сигнал генерируется
на основе битов достоверности и LRU для множества.
Схема обновление битов достоверности и LRU для выбранного множества
предоставляет возможность установления новых значений битов достоверности, а также
автоматическое обновлении битов LRU.
Буфер данных является интерфейсным элементом для взаимодействия с локальной
шиной процессора: задает направление передачи данных, осуществляет отключение от шины.
Для блоков обновления битов достоверности, LRU и выбора замещаемой строки были
разработаны комбинационные схемы по известной логике. Работа блока замещения и
обновления описана в п. 3.2. Логика работы обновления битов достоверности заключается в
записи нового значения бита достоверности (внешний сигнал) выбранной строки при записи
или обнуление всех битов достоверности для очищения множества.
Все блоки хранения построены на асинхронной статической памяти. Схема
дешифрации адреса такова, что в любой момент активным на внутреннюю 32-разрядную
шину данных кэш может быть только один модуль, хранящий слово. Многозначный ответ при
корректном управлении кэш памятью недопустим. Регистр адреса необходим для
фиксирования физического адреса, по которому обращается ЦП. Он должен иметь вход
разрешения тактирования, для устранения безусловной загрузки регистра (отключение
кэширования). Выходной трансивер обеспечивает корректный ввод-вывод данных на
локальную шину процессора. Также регистр адреса и выходной трансивер обеспечивают
необходимые емкостные нагрузки. Регистр после блока хранения битов LRU и достоверности
фиксирует их текущие значения по смене сигнала CR/W#.
11
Отмена содержимого кэш (очистка кэш) осуществляется в режиме отмены
содержимого множества, при чем ЦП должен сгенерировать 128 адресов таких, чтобы биты
достоверности были сброшены для всех множеств.
8. Разрабатываемый блок. Сопроцессор ввода-вывода.
Сопроцессор ввода/вывода ориентирован на архитектуру с разделяемой
ОП (между ЦП и другими устройствами). Основное отличие сопроцессора
в/в от контроллера ПДП (Прямого Доступа к Памяти) в том, что он сам
может читать команды из ОП без участия ЦП.
Для СПВВ - есть программа в/в (канальная программа) и он инициирует запрос ЦП
(прерывание) только после завершения выполнения этой программы, в то время как КПДП
инициирует запрос на прерывание после выполнения каждой команды
(инструкции). СПВВ повышает эффективность использования ЦП.
Команды от ЦП к СПВВ:
- Начать в/в;
- Остановить в/в;
- Проверить канал;
- Проверить ввод/вывод;
Формат команды ЦП для ВВ.
КОП Номер канала Номер ПУ
КОП
- код операции (начать/остановить в/в);
Номер канала - номер канала ввода/выводы ( сопроцессора );
Номер ПУ
- номер периферийного уст-ва, подключенного к данному каналу;
В команде “Начать в/в”, кроме того, нужно указать адрес первого УСК(Управляющее слово
канала), но этот адрес не указывается непосредственно в команде, а хранится в АСК(адресное
слово канала), которое в свою очередь находится в определенной ячейке ОП.
Формат управляющего слова канала УСК.
Приказ Адрес данных Сч.данных Флаги
Флаги - ( в мин. составе ЦД, ЦО, УБ, ПИ, ПР)
ЦД – указатель цепочки данных;
ЦО - указатель цепочки операций;
УБ – указатель блокировки;
ПИ – указатель пропуска информации;
ПР – указатель прерывания;
Счетчик данных - ( размер передаваемого блока данных );
Адрес данных - ( адрес данных или точки перехода );
Приказ - ( приказ пер-му уст-ву или команда канала);
Формат адресного слова канала АСК.
( находится в зарезервированной области ОП):
Ключ программы
Адрес УСК
12
Формат слова состояния канала ССК.
Адрес последнего УСК Байт сост. ПУ Байт сост. Канала Сч. данных
Сопроцессор в/в работает с физическими адресами ОП (не с виртуальными). Физический
уровень управления сопроцессором в/в пользователю не доступен.
Мультиплексный режим – несколько ПУ разделяют во времени канал в/в, каждое из
параллельно работающих с данным каналом ПУ связываются с каналом на короткие
промежутки времени(сеансы связи). Во время сеанса связи одного из устройств с каналом
другие устройства могут выполнять работу, не требующую использования средств канала
(например, печатать очередной символ, или считывать символ с носителя информации). Если
несколько ПУ подготовились к очередному сеансу связи и запрашивают обслуживание со
стороны мультиплексного канала, то канал выбирает ПУ с наивысшим приоритетом.
Мультиплексный канал предназначен главным образом для работы со сравнительно
медленными устройствами, способными ждать обслуживания без потери информации.
Средства канала, выделенные для обслуживания отдельных устройств, принято называть
подканалом. Число подканалов определяет максимальное число одновременно работающих с
данным каналом ПУ. Физически подканал реализуется в виде участка памяти, в котором
хранятся параметры операции в/в, выполняемой данным устройством.
Когда сопроцессор заканчивает сеанс связи с ПУ, то он записывает в подканал для данного
устройства все регистры необходимые для дальнейшей работы с ним. Потом по номеру
активного подканала, полученного из ПУ, сопроцессор находит подканал для следующего, в
очереди на обслуживание ПУ и загружает в регистры информацию.
Описание блоков сопроцессора В/В:
Рг. НАП
- принимает номер активного подканала;
от процессора или от ПУ через регистр СИ;
Рг. КВВ
- принимает команду В/В;
Блок Сч.Д - хранит и модифицирует значение не переданных байт,
формирует сигналы Z – пуст и < C - меньше размера слова;
Блок ТАД - хранит и модифицирует значение текущего адреса
данных в ОП;
Рг. КОУ
- хранит код операции ( приказ ПУ ) и флаги;
Рг. ССК
- хранит слово состояния канала;
Блок АУСК - хранит и модифицирует адрес следующего
управляющего слова канала;
Сч.Б
- управляет СИ (определяет место куда считывать байт),
формирует сигнал OV - переполнение;
BuF ReG
- буферный регистр для промежуточного хранения данных;
Рг. СИ
- регистр связи с интерфейсом ПУ;
УУ
- устройство управления каналом выполняет функции
синхронизации, а также записи и считывания информации
для всех регистров, которые адресуются в канале;
Интерфейс памяти - обеспечивает взаимодействие с ОП;
Память подканалов - участок памяти, в котором хранятся параметры
операции ввода/вывода, выполняемой данным устройством:
текущие значения адреса и счетчика данных, код и флаги,
адрес следующего УСК, регистр СИ, счетчик Байт;
13
Рис. 8. Функциональная схема мультиплексного сопроцессора
По шине через регистр СИ между ВУ и сопроцессором передаются различные
Данные. Для определения, какие именно данные существует линия признака.
Признаки канала:
Адрес – сигнал, который используется для установления связи с определенным
контроллером;
Управление – сигнал, который задает операцию подключенному контроллеру.
Информация – сигнал для передачи данных в ВУ.
Признаки ВУ:
Адрес – сигнал, с помощью которого отвечающий контроллер подтверждает, что он
выбран;
Управление – сигнал, посредством которого контроллер выдает информацию о текущем
состоянии или о состоянии, полученном в результате предыдущих действий;
Информация – сигнал, с помощью которого контроллер передает в сопроцессор данные;
Линии управления опросом. В состав линий опроса входят две входные и две выходные линии
Сопроцессора. Эти линии используются как для установления начальной связи, так и для связи
во время выполнения команды. Линии взаимной блокировки. Сигналы “работа” сопроцессора и
“работа” контроллера. Для указания, что сопроцессор работает нормально, и контроллер
работает и блокирует работу других контроллеров. Специальные линии. Для обеспечения
14
взаимной синхронизации, измерения времени и.т.д.
8.1 Алгоритм контроля ошибок
Для получения функциональной схемы контроля на правильность извлечения из памяти
подканала, надо руководствоваться тем, что в ситуации, которая имеет место быть перед
обменом, ПУ выставляет запрос на сеанс связи и это требование сопровождает своим номером,
СПВВ использует этот номер в качестве адреса памяти, хранящей всю управляющую
информацию. Номер ПУ сравнивается с хранящимся и если они совпадают, то выполняется
обмен. После этого всю информация опять записывается во внутреннюю память СПВВ.
Если совпадения не возникает, то это ошибка и сразу блокируется пересылка данных с СПВВ в
ОП, и посылается запрос на прерывание, а несовпадение №-ов фиксируется в RG состояния
СПВВ.
Из чего можно сделать вывод, о том при не совпадении номеров устройств, будет
соответственно и не совпадение информации, из-за чего достаточно будет контролировать
лишь номера устройств хранящихся в памяти и тех, которые передаются устройством.
При сравнении на идентичность сигналов, будет вырабатываться сигнал управления
гипотетическим приёмопередатчиком, если в процессе сравнения сигналов будет выработан
сигнал лог. «1», то передача данных продолжается, в противном случае, сигнал «0», запрещает
работу приёмопередатчика, и посылает сигнал ошибки к другим элементам или на световой
индикатор (для оператора).
Рис. 9. Функциональная схема работы контроля на правильность чтения.
9. Блок синхронизации
СB
Сброс
Схема
сброса
В SQE
Устр-во
синхрониз
ации
К устройствам
требующим
синхронизацию
Рис. 9. Структурная схема блока синхронизации
15
Устройство синхронизации (УС) предназначается для выработки импульсных
последовательностей согласующихся по времени работу узлов и устройств в подсистеме или
системе в аппаратных средствах.
C1
C2
Генератор
Формирователь
опорных
сигналов
.
.
.
C1
Схемы
размножения
CN
.
.
.
CN
Рис. 10. Структурная схема устройства синхронизации
Генератор генерирует последовательность прямоугольных импульсов с определённой
частотой. Формирователь опорных сигналов преобразовывает последовательность в системные
синхросигналы. Схема размножения увеличивает мощность синхросигналов.
В качестве генератора, выдающего синхросигнал CLK, взята микросхема IDTCV105E.
IDTCV105E – системный тактовый генератор (ТГ), предназначен для применения в составе
блоков синхронизации центральных процессоров микро-ЭВМ и других вычислительных
устройств в качестве задающего тактового генератора (ТГ). Микросхема ТГ содержит
внутренний генератор опорной синхропоследовательности: опорная частота (до 48 МГц)
задается внешним кварцевым резонатором. Данный генератор позволяет формировать
синхросигнал с различной длительностью сигнала высокого и низкого уровней], чем
достигается повышение производительности системы в общем.
Схема начального сброса нужна для того чтобы, при включении питания, устанавливать
секвенсор по нулевому адресу. Соответственно, по этому адресу в МПП должна хранится МК
инициализации системы, т.е. все выходы RG-ов и устройств перевести в состояние высокого
импеданса, что бы ни вызвать конфликтов на шинах. Схема начальной установки может быть
выполнена с применением микросхемы MC34064, фирмы MOTOROLA.
10. Периферийные устройства
10. 1 Монитор
Монитор является основным устройством вывода информации, текстовой и графической.
Он подключается к системной шине через адаптер (видеокарту), который предназначен для
формирования изображения на экране под управлением программы компьютера. В состав
адаптера входят: видеопамять, контроллер электронно-лучевой трубки, блок синхронизации,
графический контроллер и интерфейс с системной шиной. Контроллер ЭЛТ управляет
непосредственно формированием изображения, через него осуществляется связь с монитором.
Интерфейс с системной шиной осуществляет связь с ЦП и ОП. В адаптере присутствует
динамическая память, которая доступна ЦП и из которой контроллер ЭЛТ организует
циклическое чтение для регенерации изображения. Графический контроллер повышает
производительность программного построения изображения. Управление его функциями
осуществляется через его регистры. Адаптер имеет собственный генератор синхронизации.
16
AB/DB
Контроллер монитора
Монитор
Рис. 11. Структурная схема включения монитор
10.2 Клавиатура
Клавиатура – основное устройство ввода информации в ЭВМ. Взаимодействие клавиатуры
с ядром ЭВМ осуществляется через контроллер клавиатуры, который обеспечивает
двунаправленный интерфейс с клавиатурой. Микроконтроллер через последовательный
интерфейс принимает от клавиатуры (точнее от внутреннего контроллера) байт информации
о нажатой клавише (СКАН-код) и вырабатывает запрос на прерывание, обработчик
которого читает этот байт. Далее этот СКАН-код обрабатывается с учетом стояния флагов
микроконтроллера и комбинации нажатых клавиш и результат (ASCII – символ и СКАНкод) помещается в буфер в ОЗУ. Из буфера этот результат извлекается по программному
прерыванию. При переполнении буфера очередная информация не записывается и подается
звуковой сигнал. От контроллера к клавиатуре поступает команды для управления ее
индикаторами и программирования параметров (автоповтор, набор СКАН-кодов)
DB
Подтверждение
прерывания
(INTA)
Контроллер клавиатуры
Запрос на
прерывание
(INTR)
Клавиатура
Рис 12. Структурная схема подключения клавиатуры.
10.3 Винчестер
Накопитель на гибких магнитных дисках и накопитель на жестких магнитных дисках
являются внешними запоминающими устройствами, которые характеризуются
энергонезависимостью, а также большой емкостью. Информация передается через контроллер
диска, который подключается к контроллеру ПДП. Контроллер диска (гибкого или жесткого)
представляет собой устройство, управляющее работой с диском. В контроллер входят узлы
непосредственно связанные с обработкой и формированием сигналов – коммутатор головок,
схемы кодирования-декодирования данных. Для гибких дисков контроллер всегда внешний по
отношению к накопителю.
При записи на диск контроллер преобразует параллельный код в последовательный и
дополняет его битом паритета (битом четности). При считывании слова вместе с битом
паритета с помощью схем свертки получается сигнал, который равен нулю, если количество
разрядов четно, и единице – в противном случае. Если сигнал равен нулю, то слово считается
правильным и передается КПДП. Если количество разрядов нечетно, то слово не передается, а
делается попытка прочитать его еще раз, увеличивая при этом значение во внутреннем
счетчике. При совершении установленного количества попыток считывания, контроллер
17
перестает пытаться считать слово и передает информацию КПДП об ошибке чтения. Так
реализуется контроль ввода – вывода по паритету.
CB
DB
Сопроцессор В/ВЫВ
Винчестер
Рис.13. Структурная схема подключения «винчестера».
10.4 Таймер
Таймер – это устройство для отсчета времени. Это кварцевые часы, которые можно
программно опрашивать, устанавливать, использовать в качестве будильника, в
определенное время выдающего сигнал в микропроцессор, или в качестве секундомера при
замерах интервалов времени между внешними событиями и т.д.Таймер строится на основе
счетчиков. Он должен иметь схему генерации запроса на прерывание и вектора прерывания.
ЦП может устанавливать параметры работы таймера через его регистры
18
11. Выводы
В процессе выполнения КП были получены и закреплены навыки проектирования ЭВМ.
Приобретены теоретические знания на алгоритмическом, структурном и функциональном
уровнях проектирования. Получена гипотетическая микроЭВМ заданной конфигурации.
Работы подобного рода помогают упорядочить знания и проверить свои навыки при
проектировании ЭВМ.
19
12. Литература
1. Каган Б. М. Электронные вычислительные машины и системы: Учеб. пособие
для вузов.-3-е изд., перераб. и доп.-М.: Энергоатомиздат, 1991.
2. Комплект БИС К1804 в процессорах и контроллерах /В.М. Мещеряков,
И.Е.Лобов, Глебов и др.; Под ред. В.Б. Смолова.-М.: Радио и связь, 1990.
3. Соболев В.И. Схемотехника. Руководство к курсовой работе. 1997, -62с.
4. Угрюмев Е.П. «Цифровая схемотехника». – Спб.: БХВ-Петербург, 2001. – 528
стр.
20
Документ
Категория
Компьютеры и периферийные устройства
Просмотров
19
Размер файла
272 Кб
Теги
кузовлев
1/--страниц
Пожаловаться на содержимое документа