close

Вход

Забыли?

вход по аккаунту

?

Мазко

код для вставкиСкачать
Министерство Общего и Профессионального Образования РФ.
Новосибирский Государственный Технический Университет.
Кафедра ВТ.
Курсовая работа
По дисциплине
Организация ЭВМ.
Факультет:
Группа:
Студент:
Преподаватель:
АВТ.
АМ – 109
Мазко Г. Н.
Гребенников В. Ф.
Новосибирск 2004.
Содержание.
1. Цели работы.
2. Исходные данные.
2.1 Общие исходные данные.
2.2 Индивидуальные исходные данные.
3. Разработка и описание структурной схемы ЭВМ.
3.1 Структурная схема ЭВМ.
3.2 Описание структурной схемы ЭВМ.
3.3 Система прерываний.
3.4 Блок синхронизации и таймер.
3.5 Адресный кэш (TLB).
3.6 Клавиатура и монитор.
3.7 Память.
3.8 Ввод/вывод
4. Разработка укрупненной структурной схемы процессора и алгоритма
его инициализации.
Выводы.
Список литературы.
2
1. Цели работы.
Целями курсового проектирования являются углубление и закрепление теоретических
знаний студентов, приобретение навыков разработки узлов ЭВМ на структурном,
функциональном и алгоритмическом уровнях.
2. Исходные данные.
2.1.
Общие исходные данные.
В состав разрабатываемой ЭВМ входят следующие блоки:
центральное процессорное устройство (ЦПУ);
микропрограммное устройство управления (МУУ);
оперативная память (ОП);
блок синхронизации (БС);
система прерывания программ (СПП);
таймер;
система ввода-вывода (СВВ);
монитор и клавиатура.
Основные параметры ЭВМ:
- адресность ЭВМ - двухадресная;
- длина команды переменная.
- разрядность не менее 16;
- ёмкость ОП не менее 16 Мбайт.
-
2.2.
-
Индивидуальные исходные данные:
структура –
система прерываний –
память –
кэш –
ввод/вывод разрабатываемый блок –
двухшинная;
цепочечная микро;
страничная;
адресный (TLB);
по прерываниям;
центральный процессор;
3
3. Разработка и описание структурной схемы ЭВМ.
3.1
Структурная схема ЭВМ.
Контроллер
прерываний
ЦП
Блок
синхронизации
INT
СИ
ОЗУ
ПЗУ
D/A
Bus
CB
Адаптер
дисплея
Монитор
3.2
Контроллер
клавиатуры
Таймер
ПУ
ПУ
Клавиатура
Описание структурной схемы ЭВМ.
Структура ЭВМ – шинная (магистральная). Состав шин: мультиплексированная шина
адреса и данных (AD) и шина управления (CB). Двухшинная организация предполагает
передачу адреса и данных по одним и тем же физическим проводникам в разные моменты
времени. Например, адрес передается по фронту синхросигнала, данные по спаду или же
специальный сигнал определяет, что в данном такте находится шине. Возможны
комбинированные варианты: информация “готова” и на фронте и на спаде, а качество
(данные/адрес) определяется селектирующим сигналом. Разрядность шины адреса/данных – 32
бита.
Шина управления предназначена для управления работой ЭВМ и содержит такие
сигналы, как: запрос памяти MEMRQ, запрос регистров ввода-вывода IORQ, сигналы выводаввода информации RD/WR, запрос прерывания INTR, подтверждение прерывания INTA,
синхросигнал, сигнал сброса RST, сигнал, определяющий информацию на шине AD как адрес,
или как данные и т.д.
Основным узлом ЭВМ является центральный процессор, который управляет всеми
устройствами, входящими в ЭВМ.
Также сюда входят контроллеры различных устройств, блок синхронизации, контроллер
прерываний, таймер, ОЗУ, ПЗУ и т.д.
4
3.3
Система прерываний.
Система прерываний цепочечная на микро уровне.
DB
CPU
IntR
Int
Int
Int
IntA
Vector
Vector
Устр1
Устр2
Vector
Устр3
Цепочечная структура прерываний характеризуется наличием единой линией запроса на
прерывание, и линией подтверждения (INTA), проходящей через все источники прерываний и
определяющей приоритеты прерываний в соответствии с порядком подключения устройств.
Получив запрос, процессор переводит свой выходной буфер данных в третье состояние и выдает
подтверждение по линии INTA, который проходит от одного устройства к другому, пока не
достигнет инициатора прерывания, тем самым, разрешая этому устройству выставить на шине
данных свой идентификационный номер (косвенный адрес обработчика прерывания). Данная
структура характерна более низкими затратами как аппаратных, так и программных средств на
реализацию, но недостаток состоит в том, что приоритет устройства фиксирован и определяется
порядком подключения, а также сигнал Interrupt Acknowledge (INTA) распространяется с
некоторой временной задержкой.
Прерывания на микропрограммном уровне отличаются коротким временем ответа, так как
запрос на прерывание подается на вход секвенсора INTR, что означает возможность получения
ответа по окончанию текущего микроцикла, если прерывания разрешены (сигнал INTEN = H),
то INTA#L. Далее адрес возврата из прерывания сохраняется в стеке (возможна вложенность
прерываний) и происходит переход к подпрограмме обработки прерывания по вектору.
Микропрограмма обработки прерывания должна сохранить все необходимые для
дальнейшей работы регистры, PSW (слово состояния процессора). После завершения обработки
прерывания адрес, на котором была остановлена прерванная микропрограмма, выталкивается из
стека.
3.4
Блок синхронизации и таймер.
Блок синхронизации предназначен для обеспечения синхронной работы всех узлов ЭВМ.
БС генерирует синхропоследовательности заданной формы и длительности для ЦП, таймера,
контроллеров, ОП и других устройств, входящих в состав ЭВМ. С помощью БС можно
реализовать изменение длительности такта, например, для чтения/записи из/во внешние
устройства, обмен с которыми обычно происходит медленнее, чем с ОП или другими узлами.
Таймер обеспечивает деление машинного времени на интервалы – кварцевые часы, которые
программно доступны для записи/чтения. С помощью таймера можно, например, выдавать
запрос контроллеру ОП для выполнения цикла регенерации памяти.
5
3.5
Адресный кэш (TLB).
Кэш память используется во всех современных компьютерах – это сравнительно
небольшого объема статическая ассоциативная память, интегрированная на кристалл
процессора, работающая на частоте АЛУ и содержащая наиболее необходимую для работы
процессора информацию для уменьшения числа обращений к медленным устройствам,
например, оперативной памяти. При обращении к памяти в кэш записывается блок, содержащий
как запрашиваемую, так и расположенную по соседним адресам информацию. Коэффициент
успешных обращений к кэш памяти достигает 98 %.
Буфер быстрого преобразования адреса (TLB — Translation Look-aside Buffer), или буфер
ассоциативной трансляции, или буфер опережающей выборки представляет собой кэш-память.
При каждом преобразовании номера виртуальной страницы в номер физической страницы
результат заносится в TLB: номер физической страницы в память данных, а виртуальной — в
память тегов. Таким образом, в TLB попадают результаты нескольких последних операций
трансляции адресов. При каждом обращении к ОП преобразователь адресов сначала производит
поиск в памяти тегов TLB номера требуемой виртуальной страницы. При попадании адрес
соответствующей физической страницы берется из памяти данных TLB. Если в TLB
зафиксирован промах, то процедура преобразования адресов производится с помощью
страничной таблицы, после чего осуществляется запись новой пары «номер виртуальной
страницы — номер физический страницы» в TLB. Структура TLB показана ниже.
Номер виртуальной страницы
V
R
M
…
Память тегов
3.6
A
Номер физической страницы
…
Память данных
Структура буфера быстрого преобразования адресов
Клавиатура и монитор.
Клавиатура и монитор содержат контроллер клавиатуры и адаптер монитора соответственно
для обеспечения взаимодействия с узлами ЭВМ. Контроллеры содержат регистры статуса,
команд и регистр данных.
Клавиатура предназначена для ввода информации в компьютер.
Монитор позволяет представлять данные в графической форме на экране дисплея.
3.7
Память.
32 разряда ЦП позволяет адресовать до 4096К ячеек памяти. Часть этих адресов
необходимо зарезервировать для программно доступных элементов ЭВМ. ОП ЭВМ должна
иметь в своём составе как оперативную (ОЗУ), так и постоянную (ПЗУ) память. Так как в
задании не оговорена конкретная емкость ОЗУ и ПЗУ примем: емкость ОЗУ – 32Мбайт, емкость
ПЗУ – 2Мбайт (в качестве ПЗУ взята FLASH с возможностью перепрограммирования).
По заданию мы имеем дело со страничной организация памяти. Это говорит о том, что, в
системе должны быть средства поддержки виртуальной памяти. Виртуальная память – способ
6
организации памяти мультипрограммной ВС, при которой достигается гибкое динамическое
распределение памяти. Принцип виртуальной памяти предполагает, что пользователь при
подготовке своей программы имеет дело не с физической ОП, действительно работающей в
составе ВС и имеющей некоторую фиксированную емкость, а с виртуальной памятью, емкость
которой равна всему адресному пространству. Преобразование виртуальных адресов в
физические упрощается, если физическую и виртуальную память разбить на блоки, называемые
в этом случае страницами, которые имеют фиксированный размер 4Kb. Страницам виртуальной
и физической памяти присваивают номера, называемые соответственно номерами виртуальных
и физических страниц. Каждая физическая страница способна хранить одну из виртуальных
страниц. Рассмотрим подробнее принцип формирования физического адреса для основной
памяти.
Страничная таблица
На рисунке показано соответствие между виртуальной и физической памятью,
устанавливаемое страничной таблицей. Страничная таблица для каждой программы
формируется ОС в процессе распределения памяти и перерабатывается ею при каждом
изменении в распределении памяти. Процедура обращения к памяти состоит в том, что номер
виртуальной страницы извлекается из адреса и используется для входа в страничную таблицу,
указывающую номер соответствующей физической страницы. Этот номер вместе со
смещением, взятым непосредственно из виртуального адреса, представляет собой физический
адрес по которому происходит обращение к ОП.
Страничные таблицы программ хранятся в ОП, и обращение к нужной строке активной
страничной таблицы в ОП происходит по адресу, определяемому номером активной программы
и номером виртуальной страницы. Схема преобразования виртуального адреса в физический
показана ниже.
Страничная организация памяти дает определенные преимущества. Когда новая программа
загружается в ОП, она может быть направлена в любые свободные в данный момент физические
страницы независимо от того, подряд ли они расположены. Не требуется перемещения
информации в остальной части памяти. Страничная организация позволяет сократить объем
передачи информации между внешней памятью и ОП, так как страница программы не должна
загружаться до тех пор, пока она действительно не понадобится. Сначала в ОП загружается
начальная страница программы, и ей передается управление. Затем, при выборке слов из другой
страницы, производится автоматическое обращение к ОС, которая осуществляет загрузку
требуемой страницы.
7
Соответствие виртуального адреса и физического
3.8
Ввод/вывод
Можно выделить два характерных принципа построения и соответствующие структуры
построения систем ввода-вывода:
- ЭВМ с одним общим интерфейсом (используется в данной работе);
- ЭВМ с множеством интерфейсов и процессорами (каналами) ввода-вывода.
Структура с одним общим интерфейсом. Особенности: наличие общей шины (магистрали), к
которой подсоединяются все модули, в совокупности образующие ЭВМ: процессор, память и
периферийные устройства. В каждый момент времени через общую шину может происходить
обмен данными только между одной парой присоединённых к ней модулей. Таким образом,
модули ЭВМ разделяют во времени один общий интерфейс, причём процессор выступает как
один из модулей системы.
Периферийные устройства подсоединяются к общей шине с помощью блоков управления
(контроллеров) периферийными устройствами, осуществляющих согласование форматов
данных, используемых в ПУ, с форматом, принятым для передачи по общей шине
(«информационная шина интерфейса»). Последний обычно соответствует машинному слову
процессора.
По заданию в системе ввода-вывода можно выделить адаптер монитора и контроллер
клавиатуры. Также возможно подключение других устройств (принтер, мышь и т.д.).
В системах ввода-вывода используется два основных способа организации передачи
данных между памятью и периферийными устройствами:
- программно-управляемая передача данных;
- прямой доступ к памяти (здесь не рассматривается).
Программно-управляемая передача данных осуществляется при непосредственном
участии и под управлением процессора, который при этом выполняет специальную
подпрограмму ввода-вывода. Данные между памятью и периферийными устройствами
пересылаются через процессор. Операция ввода-вывода инициируется текущей командой
программы (в этом случае приходится периодически опрашивать устройства на предмет
готовности выполнять операцию - недостаток) или запросом прерывания от периферийного
устройства (в этом случае опрашивать не надо).
По заданию ввод-вывод по прерываниям, т.е. второй случай. Алгоритм ввода-вывода
следующий. Устройство, инициирующее обмен данными, вызывает прерывание процессора,
процессор читает регистр состояния устройства (например, принтер) или данные от устройства.
Преимущества – быстрота реакции процессора на запрос устройства.
8
4. Разработка укрупненной структурной схемы процессора и алгоритма его
инициализации.
При разработке будем ориентироваться на микросхемы серии Аm29300.
Семейство Am29300
это
набор
СБИС
служащий
для
высокопроизводительных
32-х
разрядных
систем
на
основе
микропрограммирования. Потребуются следующие элементы этого семейства:
построения
принципа
Am29331 - Секвенсор микрокоманд. Размер адресуемой микро памяти до 64Кслов.
Аm29332 - 32-х разрядное арифметико-логическое устройство.
Am29334 - Регистровый файл. 4-х портовая память с двухсторонним доступом.
Организация 64х18 бит. (32х36)
В функции ЦП входят: выполнение команд, хранящихся в ОП, и координирование
работы всех узлов ЭВМ.
Работа ЦП основана на принципе микропрограммного управления.
В состав ЦП входят:
 операционный блок (ОБ), в котором происходит обработка данных.
 микропрограммное устройство управления, которое управляет порядком
обработки команд в ОБ и осуществляет управление всеми узлами ядра ЭВМ.
СБИС Аm29332 представляет собой нерасширяемый 32 – разрядный процессорный
модуль. Содержит комбинированное АЛУ, которое позволяет выполнять логические и
арифметические операции, а также арифметические операции над числами с плавающей точкой.
Внутренний групповой 64-разрядный сдвигатель, позволяет за 1 такт выполнять все виды
сдвигов на любое число разрядов.
В структуру Am29332 включен блок Q-регистра (Q—сдвигатель и Q-регистр). Это
позволяет поддерживать выполнение: операции умножения двух 32-разрядных чисел по
модифицированному алгоритму Бута (в каждом такте сдвиг вправо на 2 разряда), и деления по
алгоритму "без восстановления остатка".
БИС Аm29331, используемая в качестве секвенсора микрокоманд поддерживает
прерывания реального времени на микро- и макро-уровнях управления с временем реакции, не
превышающем длительности микроцикла.
Имеющийся вход сброса секвенсора RST# позволяет производить «сброс» ЦП в исходное
состояние при включении питания или в процессе работы путём подачи на него сигнала RST#,
имеющего активный низкий уровень.
9
Укрупненная структурная схема центрального процессора
10
Схема процессора включает в себя следующие основные блоки:
RG К – хранит очередную выбранную команду, выполняет роль конвейерного регистра команд.
ПНА – преобразователь начального адреса. Служит для дешифрации кода операции и
формирования соответствующего адреса микропрограммы в МПП.
SEQ - секвенсор – задает последовательность выполнения микрокоманд.
На вход секвенсора могут поступать данные либо с ПНА, либо с Рг.МК(адрес перехода).
Реализация условных переходов осуществляется путем тестирования признаков условий
выставляемых процессорным элементом.
Вход INTR служит для входа сигнала прерывания. Для подтверждения прерывания передается
сигнал INTA#.
МПП – микропрограммная память. Хранит микропрограммы команд.
RG МК – регистр микрокоманд. Запоминает текущую микрокоманду и выполняет роль
конвейерного регистра микрокоманд.
ALU(процессорный элемент) – осуществляет выполнение арифметических и логических
операций над данными.
Источниками данных для процессорного элемента могут быть :
A/D Bus через регистр данных.
выходная шина АЛУ.
Регистр команд(задание операнда, указанного в команде).
Адресация регистров осуществляется из RG МК или из RG К. Причем из регистра команд
адресуются не все регистры файла, что позволяет иметь программно не доступные регистры,
для внутренних целей процессора.
RG A/Dout – регистр адреса/выходных данных. Осуществляет управляемую связь ALU с шиной
адреса/данных для выставления на нее адреса/данных.
RG Din – регистр входных данных. Осуществляет связь ALU с шиной адреса/данных для
получения с нее выставленных данных.
Описание процесса инициализации процессора и запуска первой программы.
При включении питания, либо перезагрузке, необходимо произвести инициализацию
всей системы, в том числе и центрального процессора. Это делается для того, чтобы
сконфигурировать процессор и систему на правильную работу, произвести тестирования всех
устройств и загрузку операционной системы.
В разработанной схеме процессора, процесс инициализация начинается с подачи сигнала
низкого уровня на вход RST# секвенсора микрокоманд. Также, во избежании конфликтов,
необходимо перевести вывод регистра микрокоманд в Z-состояние. Это реализуется подачей
сигнала высокого уровня (RST) на вход OE#. Для выработки таких сигналов, можно
использовать схему, представленную на рисунке.
Схема начальной установки
11
Схема выполнена с применением микросхемы MC34064, фирмы MOTOROLA. Микросхема
MC34064 это специализированный для микропроцессорных систем контроллер предустановки,
применяемый для выработки асинхронного сигнала RST# и RST. Чтобы избежать расфазировки
сигналов (сигнал RST получается инвертированием RST#, что вносит определенную задержку),
поставим на пути RST# повторитель.
При подаче сигнала RST# (низкий уровень) на вход RST# секвенсора микрокоманд
происходит сброс секвенсора, т.е. на Y-шину безусловно выбирается адрес 0, сбрасывается SP
(указатель стека), игнорируются запросы прерываний, запрещается работа компаратору,
пассивизируется выход INTA#. Это необходимо для того, чтобы прочитать микрокоманду из
МПП, находящуюся по нулевому адресу, содержащую инструкции для всех элементов,
входящих в состав микропроцессора. Но в то же время содержимое регистра микрокоманд
становится не известным до поступления микрокоманды из МПП. Поэтому в структуру
процессора я решил ввести PROM небольшой емкости, содержащей в памяти всего одну
микрокоманду. Она должна отключить все регистры процессора от шины, что позволит
избежать конфликтов и повреждения оборудования. При поступлении со схемы начальной
установки сигналов RST# и RST, регистр микрокоманд переводится в Z-состояние, из PROM по
адресу 0 выбирается микрокоманда, которая поступает на шину управления и ко всем узлам ЦП.
Как только RST# = ‘1’ PROM отключается от шины, из МПП выбирается микрокоманда по
адресу 0, записывается в регистр микрокоманд, который подключается к шине. Под
управлением этой микрокоманды, ALU на выходе формирует первый адрес, необходимый для
запуска системы.
12
Выводы.
В процессе разработки ЭВМ заданной конфигурации были закреплены и углублены знания,
полученные в прошлом семестре по предмету «Организация ЭВМ». Была разработана
укрупненная структурная схема центрального процессора. В результате проектирования
приобретены навыки разработки узлов ЭВМ на структурном, функциональном и
алгоритмическом уровнях.
13
Список литературы.
1. Каган Б. М. «Электронные вычислительные машины и системы».
2. Мик Дж., Брик Дж. Проектирование микропроцессорных устройств с разрядно –
модульной организацией. В 2-х книгах: пер. с англ. – М.: Мир 1984. – 478 с.
3. Лекции по курсу «Организация ЭВМ».
4. Лекции по курсу «Схемотехника».
14
Документ
Категория
Компьютеры и периферийные устройства
Просмотров
5
Размер файла
324 Кб
Теги
мазко
1/--страниц
Пожаловаться на содержимое документа