close

Вход

Забыли?

вход по аккаунту

?

Максименко (2)

код для вставкиСкачать
Министерство высшего и профессионального образования РФ
НГТУ
Кафедра BT
Курсовой проект
по дисциплине «Организация ЭВМ»
Факультет: АВТФ
Группа: АМ-09
Студент: Максименко А.С.
Преподаватель: Гребенников В.Ф.
Новосибирск 2003
Оглавление:
1. Цель работы
2. Исходные данные
3. Разработка и описание структурной схемы ЭВМ
3.1. Центральное обрабатывающее устройство
3.2. Основная память
3.3. Клавиатура и монитор
3.4. Блок синхронизации
3.5. Таймер
4. Разработка принципиальной схемы КПДП.
5. Заключение
6. Список литературы
7. Приложение 1: Структурная схема ЭВМ
8. Приложение 2: Структурная схема процессора
9. Приложение 3: Принципиальная схема КПДП
2
3
3
4
4
10
10
10
10
11
13
14
15
16
17
1. Цель работы
Целью курсового проекта является углубление и закрепление теоретических знаний,
приобретение навыков разработки узлов ЭВМ на структурном и функциональном уровнях.
Курсовой проект состоит из двух частей. Первая часть посвящена разработке
структурной схемы гипотетической ЭВМ, описанию ее функционирования. В состав ЭВМ
входят как общие для всех вариантов блоки, так и определяемые индивидуальным заданием.
Вторая часть проекта посвящена разработке функциональной схемы и алгоритмов
работы конкретного блока, входящего в состав ЭВМ; его детальному описанию.
2. Исходные данные
Типовое задание курсового проекта включает общие и исходные данные. Общие
исходные данные определяют минимальный состав проектируемой ЭВМ и ее основные
параметры.
Общие исходные данные:
 центральное обрабатывающее устройство (ЦОУ);
 микропрограммное устройство управления (МУУ);
 оперативная память (ОП);
 блок синхронизации (БС);
 система прерывания программ (СПП);
 таймер;
 система ввода-вывода (СВВ);
 монитор и клавиатура;
 жесткий диск.
Индивидуальные исходные данные:
 Архитектура ЭВМ - трехшинная;
 Система прерываний – последовательная структура с обработкой на микроуровне;
 КЭШ - TLB;
 Организация ОП - страничная;
 система прерывания программ (СПП);
 ввод/вывод – прямой доступ к памяти (ПДП);
Основные параметры ЭВМ:
 адресность ЭВМ - двухадресная;
 длина команды - переменная.
 разрядность - не менее 16;
 емкость ОП - не менее 4 Mбайт.
Возьмем разрядность проектируемой ЭВМ равной 32, а емкость ОП – 4 Мб с
возможностью расширения.
3
3. Разработка и описание структурной схемы ЭВМ
Тремя глобальными задачами проектируемой ЭВМ являются ввод (клавиатура),
обработка (процессор), хранение (жесткий диск) и вывод (монитор) обработанной информации.
Согласно индивидуальному варианту используется трехшинная архитектура с общей
шиной, которая является разделяемым ресурсом. В состав общей шины входят:
 шина адреса (Address Bus) – для задания 32-разрядного физического адреса памяти:
ОЗУ, ПЗУ, видеопамяти;
 шина данных (Data Bus) – обеспечивает обмен данными между блоками ЭВМ
(имеет разрядность ЭВМ - 32);
 шина управления (Control Bus) – осуществляет передачу управляющих сигналов
для блоков ЭВМ. К таким сигналам относятся: синхросигнал, сигнал сброса, сигнал
обращения к памяти, сигнал чтение/запись памяти, сигнал запроса прерывания.
Все внешние устройства (клавиатура, мышь, монитор, винчестер и т.д.) подключаются к
системной шине через контроллеры. Это опеспечивает сопряжение ВУ с шиной и приведение
их к единому протоколу обмена минформацией.
Структурная схема ЭВМ представлена в приложении 1.
Описание основных блоков, представленных на структурной ниже, приведено ниже.
3.1. Центральное обрабатывающее устройство
Центральное обрабатывающее устройство (далее процессор) предназначено для
обработки данных, выполнения вычислений с различными типами данных (целые числа, числа
с плавающей точкой, адреса), формирования физического адреса и.т.д. Это все требует
значительного времени. Поэтому при разработке необходимо ориентироваться прежде всего на
увеличение быстродействия проектируемой ЭВМ. На данном этапе проектирования это
возможно путем введения конвейерной обработки исполняемых команд.
При разработке процессора будем опираться на семейство СБИС Am29300, в которое
входят следующие микросхемы, необходимые согласно варианту:
 Аm29332 - арифметико-логическое устройство;
 Am29331 - cеквенсор микрокоманд.
Было взято именно это семейство, поскольку микросхемы являются 32-разрядными, а
также на основе этого семейства автором был выполнен курсовой проект по дисциплине
“Схемотехника”.
Характерной особенностью архитектуры проектируемой ЭВМ является наличие
конвейерной обработки как на уровне команд, так и на уровне микрокоманд. Это достигается
тем, что после микропрограммной памяти находится конвейерный регистр микрокоманд. Таким
образом, в цикле исполнения i-той микрокоманды можно смело читать из микропрограммной
памяти (i+1)-ую, которая будет сохранена в регистре микрокоманд и исполнена в (i+1)-цикле.
Получаем один конвейер: “ПНА  Секвенсор  МПП  Регистр микрокоманд”,
реализованный в микропрограммном устройстве управления; и второй: “АЛУ  Выходной
регистр адреса (данных)”, реализованный в операционном блоке.
Структурная схема процессора изображена в приложении 2.
В составе процессора можно выделить три функциональных узла: операционный блок,
микропрограммное устройство управления, буфер TLB (адресный КЭШ). Определим
назначение и особенности реализации этих узлов.
Операционный блок (ОБ) состоит из арифметико-логического устройства (АЛУ),
регистра адреса и буфера входных и выходных данных. Предназначен для выполнения
логических, арифметических и сдвиговых операций над поступающими на вход данными и
выдачи результата на выходную шину данных АЛУ. Этот результат может быть сохранен в
регистре выходных данных или в регистре адреса в зависимости от характера данных.
4
Регистры входных и выходных данных, а также регистр адреса являются
интерфейсными. Через них операционный блок обменивается информацией с шинами адреса
(AB) и данных (DB).
АЛУ является полностью комбинационным устройством, выполняющим некоторый
набор операций в зависимости от инструкций, поступающих с регистра микрокоманд.
Результат операции АЛУ выставляет на выходной шине данных.
Микропрограммное устройство управления (МУУ) состоит из регистра команд,
регистра микрокоманд, преобразователя начального адреса, секвенсора микрокоманд и
микропрограммной памяти. Предназначено для управления последовательностью выполнения
микрокоманд, организации прерываний.
Регистр команд, также как и регистры адреса и входных и выходных данных, является
интерфейсным. Через него с шины данных подается очередная команда.
Преобразователь начального адреса (ПНА) предназначен для дешифрации кода
операции в адрес микропрограммной памяти, по которому находится первая микрокоманда.
ПНА может быть выполнен как комбинационным устройством, так и в виде ПЗУ, в котором
зашиты начальные адреса последовательностей микрокоманд.
Микропрограммная память (МПП) представляет собой ПЗУ и предназначена для
хранения последовательностей микрокоманд.
Регистр микрокоманд является конвейерным регистром, выдающим по фронту
синхроимпульса очередную микрокоманду для выполнения.
Секвенсор – основное устройство МУУ. Оно адресует микропрограммную память. Для
выбора адреса следующей микрокоманды используются источники:
 ПНА;
 регистр микрокоманд;
 зависит от флагов;
 стек.
Имеется вход INTR секвенсора микрокоманд. На этот вход с шины управления
поступает запрос на прерывание. Пусть при возникновении прерывания секвенсор будет
производить действия, аналогичные секвеносору Am29331. Секвенсор определяет момент,
когда прерывание возможно обработать и выставляет сигнал подтверждения
INTA.
Устройство, подавшее запрос, а точнее, контроллер устройства, выставляет на шину данных
вектор прерывания. Процессор по вектору прерывания формирует физический адрес
устройства.
Возможность вложенных прерываний определяется способом сохранения слова
состояния процессора. В данном секвенсоре используется стек для сохранения адреса возврата
и слова состояния. Таким образом, при такой структуре количество вложений ограничивается
размером стека. Если стек полон, то помещение на верхушку адреса возврата повлечет за собой
потерю самого первого (“нижнего”) адреса возврата, что недопустимо. Поэтому при полном
стеке прерывание игнорируется. Например, в Am29331 поддерживается 33 уровня вложения
прерываний, а в секвенсоре Am2910 только 5.
Процессор
DB
CB
МУУ
Секвенсор
INTR
INTR
INTA
VECT
INTR
VECT
Контроллер
клавиатуры
Таймер
5
INTR
VECT
Контроллер
ПДП
Система прерываний характеризуется 2 “параметрами”. Заданием предложена
последоваельная структура стистемы прерываний с обработкой на микроуровне.
Последовательная структура означает, что имеется одна линия запроса, входящая в
состав шины управления (CB) и цепочка сигналов подтверждения, проходящая через
контроллеры устройств. По схеме видно, что приоритет прерывания определяется только
порядком подключения устройств к линии подтверждения. Рассмотрим, что произойдет,
выставляет запрос контроллер клавиатуры:
 сформируется сигнал запроса, который подается на вход INTR секвенсора;
 процессор выставит сигнал подтверждения, который пройдет через таймер;
 цепочка оборвется на контроллере клавиатуры;
 получив сигнал подтверждения, контроллер клавиатуры выставляет вектор
прерывания и данное прерывание будет обработано.
Прерывание на микроуровне имеет меньшее время ответа, то есть время между подачей
запроса на прерывание и началом его обработки, поскольку нет необходимости ждать
завершения выполнения команды. Прерывание производится по окончании микрокоманды.
Однако, необходимо запоминать больше информации. В отличии от информации, которую надо
запомнить при прерывании на макроуровне, еще необходимо запомнить адрес текущей
микрокоманды. Возврат из прерывания осуществляется выталкиванием из стека адреса
возврата и выполнением микрокоманды по этому адресу.
Буфер TLB – Translocation Lookaside Buffer – адресный КЭШ. КЭШ – сверхоперативное
запоминающее устройство. Назначение TLB – уменьшение времени обращения к медленной по
сравнению с СОЗУ оперативной памяти.
Прежде чем проектировать буфер TLB, рассмотрим организацию памяти. Заданием
предложена страничная организация памяти. Линейное адресное пространство объемом 2 32 =
4Гбайт делится на 1М страниц по 4 Кбайт каждая. Физическая память также подразделяется на
страницы того же размера.
Процессор выставляет линейный адрес, из которого с помощью страничного
преобразования необходимо получить физический. Так как размер страницы – 4Кбайт, то
смещение в пределах страницы задается 12 младшими разрядами. Следовательно для выбора
страницы остаются 20 старших разрядов. Процесс преобразования можно изобразить
следующим образом:
31
12
11
Номер виртуальной страницы
0
Смещение внутри страницы
Страничное
преобразование
31
12
Номер физической страницы
11
0
Смещение внутри страницы
Это преобразование - одноэтапное и является скорее теоретическим, чем практическим,
поскольку потребуется линейная таблица на 1М элементов. Каждый элемент таблицы будет
занимать 4 байта (20 бит – номер физической страницы + служебная информация) и являтся
дескриптором страницы. Получаем, что для хранения таблицы страниц необходимо выделить
блок памяти 4Мбайт. А в многозадачной среде такая таблица требуется для каждой задачи, что,
конечно, практически неосуществимо. Для решения этой проблемы воспользуемся решением,
6
предложенным в процессоре i486. Там реализовано двухэтапное преобразование. Основа
преобразования – регистр управления CR3. Он содержит 20-битный физический базовый адрес
каталога страниц текущей задачи и называется регистром базового адреса каталога страниц –
PDBR (Page Directory Base Register). Данный регистр является единственным внутренним
регистром процессора, который содержит физический адрес памяти. Младшие 12 бит адреса
считаются нулевыми, поскольку каталог выравнен по границе страниц. Предполагается, что
каталог постоянно находится в памяти.
Таблица страниц первого уровня называется каталогом страниц. Она содержит 1024 32битных дескриптора, называемых элементами каталога страниц PDE (Page Directory Entry).
Каждый из них адресует свою подчиненную таблицу страниц второго уровня. Каждая таблица
страниц содержит 1024 32-битных дескриптора, называемых элементами таблицы страниц –
PTE (Page Table Entry). И, наконец, каждый элемент PTE адресует страничный кадр в
физической памяти. Надо отметить, что каталог страниц и каждая таблица страниц входят
ровно на одну страницу (1K x 4байта = 4Кбайт).
Таким образом, преобразование линейного адреса в физический можно представить
последовательностью следующих действий:
 старшие 10 бит (31-22) линейного адреса служат индексом каталога страниц,
выбирая один из 1024 элементов; выбранный элемент PDE определяет 20 битный
адрес таблицы страниц;
 средние 10 бит (21-12) линейного адреса индексируют таблицу страниц, выбирая из
нее элемент PTE; он содержит 20-битный базовый адрес страничного кадра в
физической памяти;
 базовый адрес из элемента PTE сцепляется с 12 младшими битами (11-0) линейного
адреса, в результате чего получается 32-битный физический адрес памяти, по кторому
производится обращение.
За счет двойного обращения к оперативной памяти (таблица PDE, таблица PTE)
снижается скорость работы. Однако, вариантом предусмотрен адресный КЭШ для элементов
таблицы страниц. КЭШ имеет большую вероятность попадания, поэтому резко снижается
количество обращений к оперативной памяти и количество циклов шин. Дополнительные
циклы шины выполняются только при обращении к новой странице.
Теперь разберемся, что должно находиться в этих таблицах. Очевидно, что в каталоге
страниц должны находиться базовые адреса страничных таблиц. В самой таблице страниц
должны, по всей видимости, находятся дескрипторы страниц. Элемент таблицы является 4байтовым и имеет структуру, аналогичную дескриптору страницы в i486:
31
12 11
9
Адрес начала страничного кадра
Дост
0
0
D
A
PCD
PWT
U/S
R/W
P
В поле адреса начала страничного кадра находится физический базовый адрес страницы.
Так как в физической памяти страницы таблиц выравнены по границам страниц (по границам 4
Кбайт), младшие 12 бит базового адреса считаются нулевыми. В элементе PDE адрес
страничного кадра является адресом таблицы страниц. В элементе РТЕ адрес страничного кадра
является адресом страницы, содержащей данные или команды.
Биты 11-9 - биты системного программиста. Процессор никогда не использует и не
изменяет их. Разработчики операционных систем могут привлечь эти биты своих целей.
Биты D и A изначально были предусмотрены для алгоритма своппинга LRU для КЭШа
малого размера. Для больших КЭШей используется алгоритм псевдоLRU, а биты A и D
оставили для преемственности. Эти биты содержат информацию об использовании страницы.
Бит А сообщает об обращении для считывания или записи к странице или таблице страниц
7
второго уровня, а бит D сообщает об обращении к таблице для записи. Бит D в элементах РDЕ
каталога не определен.
Биты PCD и PWT применяются для управления кэшированием на уровне страниц.
Биты считывания/записи и пользователь/супервизор применяются в механизме защиты.
Бит присутствия P показывает, отображается ли адрес страничного кадра на страницу в
физической памяти. Когда P=1, страница находится в памяти. Когда бит Р=0, страницы в
памяти нет, и остальная часть элемента таблицы страниц доступна для операционной системы,
например, для хранения информации о местонахождении отсутствующей страницы.
Таблицы страниц
Физическая память
Каталог страниц
31
0
31
Страничный
кадр
0
1023
1023
Байт
…
…
PDE
PТE
…
…
0
0
Каталог
PDBR
19
0
CR3
31
Таблица
22 21
Смещение
12 11
0
Линейный адрес
Теперь непосредственно перейдем к буферу TLB. Как понятно из всего вышесказанного,
буфер TLB работает только с 20 старшими битами линейного адреса. Алгоритм записи –
обратная запись, то есть при КЭШ-попадании запись только в КЭШ, иначе и в КЭШ и в память.
Это уменьшает количество обращений к памяти и обеспечивает работу КЭШа как по чтению,
так и по записи.
Буфер TLB представляет собой четырехнаправленную ассоциативную по множеству
память. В блоке данных имеются восемь множеств по четыре элемента в каждом для хранения
32 элементов PTE. Элемент данных содержит 20 старших бит физического адреса. Их можно
считать базовым адресом страницы, в котором младшие 12 бит содержат нули.
Блоку элементов данных соответствует блок достоверности, атрибутов и тэгов. Тэг
содержит старшие 17 бит линейного адреса. В операции преобразовании адреса процессор
использует биты 12, 13 и 14 для выбора одного из восьми множеств, а затем проверяет соответствие четырех тэгов этого множества старшим 17 битам линейного адреса. Если среди
тэгов выбранного множества обнаруживается равенство и нужный бит достоверности содержит
1, то происходит преобразование линейного адреса путем замены его старших 20 бит на 20 бит
элемента данных, где обнаружено равенство.
Для каждого множества предусмотрено три бита LRU, которые они следят за
использованием данных в множестве и проверяют, когда требуется новый элемент, а ни один из
элементов в множестве не является недостоверным. Применяется алгоритм замены псевдоLRU. Он заключается в следующем: если в множестве есть недостоверная строка (бит
8
достоверности равен 0), то для заполнения выбирается именно эта строка. Когда нет ни одной
недостоверной строки, заменяемая строка выбирается с привлечением бит из блока LRU.
Обозначим элементы данных в множестве через L0,L1,L2,L3. Каждому множеству в блоке LRU
соответствуют три бита B0,B1,B2. Они модифицируются при каждом попадании и заполнении
следующим образом:
 если последнее обращение в множестве было к строке L0 или L1, то бит B0
устанавливается в 1; при обращении к строке L2 или L3 бит B0 сбрасывается в 0;
 если последнее обращение в паре L0-L1 было к строке L0, то бит B1
устанавливается в 1; если к строке L1, то бит B1 сбрасывается в 0;
 если последнее обращение к паре L2-L3 было к строке L2, то бит B2
устанавливается в 1; если к строке L3, то бит B2 сбрасывается в 0;
Далее выбор заменяемой строки определяется битами B0,B1 и B2:
B0
0
0
1
1
B1
0
1
Х
Х
B2
Х
Х
0
1
Заменяемая строка
строка L0
строка L1
строка L2
строка L3
Организация буфера TLB:
Блок достоверности, атрибутов и тегов
0
1
2
3
Блок LRU
Блок данных
0
1
2
3
Атрибуты
3 бита
Достоверность
(1 бит)
31
Тэг (17 бит)
Данные (20 бит)
SEL
15
12
31
12
Физический адрес
Линейный адрес
Подведем небольшой итог по буферу TLB. Процессор выставляет линейный адрес. Его
необходимо преобразовать в физический. Сначала этот адрес поступает в TLB (адресный
КЭШ). При совпадении ассоциативных признаков линейный адрес заменяется на физический и
обращения к оперативной памяти вообще не происходит. При этом производятся
соответствующие изменения с битами LRU. При КЭШ-промахе, то есть отсутствии данного
тега в TLB, производится полное обращение к каталогу страниц (1-ое обращение к ОП), к
таблице страниц (2-ое обращение к ОП) и по сформированному физическому адресу (3-ье
обращение к ОП).
9
3.2. Основная память
Память состоит из: оперативного запоминающего устройства (ОЗУ), постоянного
запоминающего устройства (ПЗУ) и контроллера. Назначение запоминающих устройств –
хранение постоянных и временных данных, команд. Контроллер обеспечивает необходимые
временные диаграммы для работы памяти. Например, если имеется динамическая память
DRAM, то контроллер обеспечивает не только диаграммы чтения и записи, но и регенерацию
памяти. Особенности страничной организации памяти были рассмотрены выше.
3.3. Клавиатура и монитор
Клавиатура и монитор обеспечивают интерактивное общение пользователя с
компьютером.
Клавиатура - устройство ввода – предназначена для ввода информации в компьютер.
Управляет работой клавиатуры соответствующий контроллер. В системе прерываний
контроллер клавиатуры стоит сразу после таймера для более оперативного вмешательства
пользователя.
Монитор - устройство вывода - предназначен для отображения всевозможной
информации. Монитор – пассивное устройство, то есть не выдает никаких управляющих
сигналов, а только отображает информацию. Монитор подключается к системной шине через
контроллер – видеоадаптер.
3.4. Блок синхронизации
Блок
синхронизации (БС) предназначен для обеспечения синхронной работы всех
устройств (узлов) ЭВМ. В задачи блока синхронизации входит генерация синхронизирующих
последовательностей. Синхропоследовательности имеют заданную форму, длительность и
предназначены для центрального процессора, таймера, контроллеров и других узлов, входящих
в состав ЭВМ.
3.5. Таймер
Таймер – счетчик, работа которого не зависит от процессора. Таймер может
использоваться, например, для:
 квантования, то есть разделения процессорного времени на интервалы для
эффективного использования процессора при работе с периферийными устройствами;
 формирования прерывания по истечении заданного промежутка времени (функция
“будильника”);
 регенерации динамической памяти (DRAM), то есть спустя некоторый интервал
времени таймер выставляет запрос на прерывание с высшим приоритетом для
обеспечения регенерации памяти.
10
4. Разработка принципиальной схемы КПДП.
Сначала пара слов о самой системе ввода/вывода. Система ввода/вывода служит для
обмена данными между оперативной памятью и периферийными устройствами. Существует
несколько способов организации систем ввода/вывода: условный в/в, в/в по прерываний,
прямой доступ к памяти. Заданием оговорен последний вариант – ПДП – прямой доступ к
памяти.
Основное преимущество этого метода реализации системы ввода/вывода заключается в
том, что процессор только инициирует процедуру обмена, а за все остальное: управление
системной шиной, все функции адресации памяти и.т.д., - отвечает контроллер ПДП. Процессор
во время пересылки может выполнять какую-либо другую операцию.
Существует несколько разновидностей реализации ПДП. Остановимся на ПДП с
“захватом цикла шины”. Суть этого метода в том, что контроллер ПДП на время запрашивает у
процессора право на владение системной шиной для организации обмена ПУ с памятью.
Таким образом, главным при разработке системы ввода/вывода является контроллер
прямого доступа к памяти.
Контроллеры внешних (периферийных) устройств имеют несколько программно
доступных регистров: регистр команд, регистр состояния, регистр данных. С помощью этих
регистров КПДП получает информацию о состоянии ПУ, о данных, которые необходимо
передать и.т.д.
В основу контроллера прямого доступа к памяти положена микросхема Am2940 – 8разрядный генератор адреса ПДП. Для упрощения принципиальной схемы будем считать
разрядность этой ИМС равной 32. Данная микросхема предназначена для генерирования
последовательности соседних адресов, используемых при последовательной пересылке данных
как в память, так и из памяти. Также ведется подсчет числа пересылаемых слов. Когда значение
в счетчике слов достигнет заданного, микросхема вырабатывает сигнал “Done” – сигнал
окончания передачи. Am2940 имеет регистр счетчика слов и регистр начального адреса,
занесение данных в которые и считается инициализацией контроллера ПДП. Главным минусом
микросхемы является то, что она не поддерживает пересылку данных. Для пересылки данных
от ПУ на шину данных через контроллер и обратно используем синхронный трансивер
(приемопередатчик).
Также необходимо устройство управления для регулирования работы данных
микросхем. Устройство управления выполнено по “классической” схеме: регистр команд,
преобразователь начального адреса, секвенсор микрокоманд, микропрограммная память,
регистр микрокоманд.
Таким образом, контроллер ПДП имеет три регистра:
 регистр команд в составе устройства управления;
 регистр данных (трансивер);
 регистр состояния.
Для адресации этих регистров используется биты с шины адреса. Достаточно простой
схемы с дешифратором 24. Таким образом, получаем, что процессор адресует только
регистры контроллера ПДП и все.
11
В начале операции ПДП выходы микросхемы Am2940 в состоянии высокого импеданса.
С помощью дешифратора с шиной данных соединяется статусный регистр контроллера.
Процессор опрашивает состояние контроллера, затем посылает команду. Формат команды
имеет следующий вид:
Код операции
Начальный адрес
Конечный адрес
(количество слов)
Код операции отправляется на ПНА и далее для дешифрации команды. А начальный
адрес и количество слов загружаются в соответствующие регистры Am2940. Далее начинается
арбитраж системной шины: контроллер посылает сигнал “запрос шины”, процессор отвечает
сигналом “предоставление шины”. Получив этот сигнал, контроллер отсылает подтверждение о
предоставлении ему системной шины. Процессор, в свою очередь, получив подтверждение,
отключается от системной шины, то есть переводит все свои выходы в z-состояние. Контроллер
ПДП начинает обмен. По адресу памяти, выставленному на адресную шину генератором адреса
Am2940, через трансивер записывается или считывается слово данных. Если обмен не закончен,
эта операция продолжается. При этом адрес, который идет на шину с выходов генератора
адреса, в каждом цикле увеличивается на 1. По окончании обмена генератор адреса ПДП
формирует сигнал “Done”, который в качестве “прерывания” отправляется в процессор.
Процессор, получив этот сигнал, посылает контроллеру сигнал “окончание обмена”.
Контроллер отвечает подтверждением окончания обмена и переводит все свои выходы в
состояние высокого импеданса, тем самым отключается от системной шины. Процессор,
получив подтверждение, вновь подключается и права на владение системной шиной переходят
к нему.
Принципиальная схема контроллера ПДП изображена в приложении 3. Для большей
читабельности схемы были сделаны некоторые допущения: некоторые ненужные выводы
микросхем не были изображены, не показана шина управления, с которой разводится по всем
устройствам синхросигнал.
12
5. Заключение
В результате выполнения данного курсового проекта была достигнута поставленная
цель: углубление и закрепление теоретических знаний, полученных на лекциях.
Были приобретены навыки разработки узлов ЭВМ на различных уровнях детализации:
структурном, функциональном, принципиальном уровнях.
В ходе выполнения курсового проекта была спроектирована гипотетическая ЭВМ, был
разработан ее состав и описаны основные блоки, входящие в этот состав. Были описаны
основные принципы функционирования спроектированной ЭВМ. Один из блоков был
разработан наиболее детально, то есть на принципиальном уровне. Этим блоком является
контроллер прямого доступа к памяти.
13
6. Список литературы
1. Дж.Мик, Дж.Брик. Проектирование микропроцессорных устройств с разрядно-модульной
организацией. В 2-х книгах. М.: Мир, 1984г.
2. Григорьев В.Л. Микропроцессор i486. Архитектура и программирование. В 4-х книгах.
М.: Мир, 1993г.
3. Каган Б.М. Электронные вычислительные машины и системы. М.: Энергоатомиздат,
1991г.
4. Курс лекций по дисциплине “Организация ЭВМ”.
14
7. Приложение 1: Структурная схема ЭВМ
Блок
синхронизации
Таймер
DB
AB
CB
Процессор
Адаптер дисплея
Контроллер
клавиатуры
Дисплей
Клавиатура
15
Контроллер
памяти
ОЗУ
ПЗУ
Контроллер ПДП
Винчестер
8. Приложение 2: Структурная схема процессора
DB
AB
CB
МУУ
Буфер
Буфер
Регистр команд
ПНА
АЛУ
Секвенсор
Регистр адреса
МПП
ОБ
TLB
Регистр
микрокоманд
Страничное
преобразование
16
CLK
D
D
CLK
“1”
Reset
Y
I
CP
OED
RST
S
OE
A
Разрешение на
обращение к памяти
D
I
CLK
C
ACI
Интерфейс ПУ
WCI
OEA
32
17
Интерфейс ПУ
D
D
CLK
“1”
T
Готовность ПУ
от ПУ
“1”
A
AM29331
WE
Q
C
OE
A
AM2940
C
CLK
OE
Запрос от ПУ
CLK
D
C
PROM
D1
32
Q0
Q1
Q2
Q3
DC
D0
DIR
RG S
32
RG K
32
B
ACO
WCO
DONE
C
OE
Q
RG MK
DB AB
A
Q
PROM
D
Transceiver
9. Приложение 3: Принципиальная схема КПДП
32
32
Документ
Категория
Компьютеры и периферийные устройства
Просмотров
9
Размер файла
194 Кб
Теги
максименко
1/--страниц
Пожаловаться на содержимое документа