close

Вход

Забыли?

вход по аккаунту

?

Сметюк (2)

код для вставкиСкачать
1. ЗАДАНИЕ НА КУРСОВОЙ ПРОЕКТ...........................................................................1
2. ОБЩАЯ СТРУКТУРА ЭВМ ............................................................................................ 2
2.2 БЛОК ОСНОВНОЙ И КЭШ ПАМЯТИ. .............................................................................................................. 2
2.4 КОНТРОЛЛЕР ПРЕРЫВАНИЙ. ......................................................................................................................... 5
СТРУКТУРНАЯ СХЕМА КОНТРОЛЛЕРА ПРЕРЫВАНИЙ............................................................................................ 6
2.6 КЛАВИАТУРА И МОНИТОР. ............................................................................................................................ 6
2.7 ВВОД/ВЫВОД. ............................................................................................................................................... 6
2.8 БЛОК СИНХРОНИЗАЦИИ ................................................................................................................................ 7
2.9 ЦЕНТРАЛЬНЫЙ ПРОЦЕССОР .......................................................................................................................... 7
2.9.1 Операционный блок.............................................................................................................................. 7
2.9.2 Микропрограммное устройство управления..........................................................................................8
3. РАЗРАБАТЫВАЕМЫЙ БЛОК: АДРЕСНЫЙ КЭШ...................................................9
3.1 Описание разрабатываемого блока.....................................................................................................9
3.2 Функциональная
схема..................................................................................................11
4. ПРИЛОЖЕНИЕ 1 ............................................................................................................ 13
5. ПРИЛОЖЕНИЕ 2.............................................................................................................15
6. ВЫВОДЫ...........................................................................................................................14
7. СОДЕРЖАНИЕ................................................................................................................15
1. Задание на курсовой проект.
Целью курсового проектирования является углубление и закрепление теоретических знаний студентов, приобретение навыков разработки узлов
ЭВМ на структурном, функциональном и алгоритмическом уровнях.
Курсовой проект посвящен разработке структурной схемы гипотетической ЭВМ, функциональной схемы и алгоритма(ов) работы конкретного
блока, входящего в состав этой ЭВМ.
Разработать структурную схему гипотетической ЭВМ, функциональную
схему и алгоритм работы конкретного блока, входящего в состав этой
ЭВМ. В состав ЭВМ входят следующие блоки:
- центральное процессорное устройство (ЦПУ);
- микропрограммное устройство управления (УУ);
- оперативная память (ОП);
- блок синхронизации (БС);
- система прерывания программ (СПП);
- система ввода-вывода (СВВ);
- монитор и клавиатура.
1.2 Основные параметры ЭВМ:
- адресность ЭВМ - двухадресная;
- длина команды - переменная.
- разрядность - не менее 16;
- емкость ОП - не менее 128 Кбайт.
1.3 Индивидуальные исходные данные:
1.
2.
3.
4.
5.
6.
Структура — 2-х шинная.
Система прерываний — последовательная на макро уровне.
КЭШ — адресный.
Организация ОП — сегментно-страничная.
Ввод - вывод — с отображением в памяти.
Разработать адресный КЭШ.
2. Общая структура ЭВМ
Общая структура разрабатываемой ЭВМ приведена ниже (приложение 1). Организация ЭВМ – двухшинная: имеется шина Данных/Адреса
(D/A Bus) и шина управления (СВ). При этом 32-х разрядная шина D/A
используется для передачи как данных, так и адреса за счет мультиплексирования во времени.
В состав ЦП входят операционный блок, микропрограммное устройство управления, арифметический сопроцессор.
Контроллер прерываний может последовательно обрабатывать прерывания на макроуровне. Управление контроллером осуществляет ЦП.
Дисплей, состоящий из клавиатуры и монитора, служит для ввода и
отображения информации. Взаимодействие ЦП с дисплеем осуществляется через системную шину.
2.2 Блок основной и КЭШ памяти.
Áëîê основной ïàìÿòè вêëþ÷àåò â сåáÿ:
 ÎÇÓ (опåðàòèâíîå заïîìèíàþùåå óñòðîéñòâî). Доступна для чтения è зàïèñи;
 ÏÇÓ (пîñòîÿííîå зàïîìèíàþùåå óñòðîéñòâî), пðåäíàçíà÷åííîå дëÿ хðàíåíèÿ
сëóæåáíûõ пðîãðàìì вâîäà/âûâîäà, пðîãðàìì ðàáîòû ñ уñòðîéñòâàìè, вõîäÿùèìè
â ñîñòàâ ÝÂÌ è пðîãðàìì нà÷àëüíîãî тåñòèðîâàíèÿ è иíèöèàëèçàöèè. Доступна
только для чтения.
Организация ОЗУ- 512К  32, организация ПЗУ- 512 К .
Разрядность команды - переменная. Определяется типом команды.
Например, для команды типа регистр-регистр - 32 бита, для команд регистр-память - 64 бита и т.д. Команда читается из памяти в два приема:
сначала первые 32 разряда, затем вторые 32 разрядов (т.к. шина данных/адреса - 32-разрядная) и управление чтением команды из памяти осуществляется микропрограммно.
По заданию требуется сегментно-страничная организация памяти.
Сегментно-страничная организация памяти - это один из методов преобразования виртуальных адресов в физические. Виртуальная память каждой
программы делится на части, именуемые сегментами, с независимой адресацией байт внутри каждой части. К виртуальному адресу следует добавить дополнительные разряды левее номера страницы; эти разряды определяют номер сегмента.
Процесс преобразования адресов представлен ниже (Рис 1.), это происходит в два этапа и требует двух дополнительных обращений к ОП.
Управляющий регистр
Адрес начала сегментной страницы
Рг. ВА
Виртуальный адрес
n
S
P
L
n
s
Сегментная таблица
n - ой программы
p
Адреса начала страничных таблиц
Страничная таблица
s - го сегмента
Номера физических
страниц
В КЭШ память
P(n, s, p)
L
Рг. ФА
P(n, s, p)
В КЭШ память
Рис 1. Преобразование адресов при сегментно-страничной организации памяти с использованием таблиц в ОП.
n - номер программы;
s - номер сегмента;
p - номер виртуальной страницы;
l - номер байта;
P(n, s, p) - номер физической страницы;
Первый этап: Начальный адрес сегментной таблицы, установленный
в управляющем регистре, суммируется с номером сегмента из виртуального адреса. В результате образуется адрес, по которому из ОП считывается
строка сегментной таблицы, содержащая адрес начала и длину страничной
таблицы для данного сегмента.
Второй этап: Полученный адрес начала страничной таблицы суммируется с номером страницы из виртуального адреса, при этом образуется
адрес, по которому из ОП считывается строка страничной таблицы. Если
эта страница оказывается в ОП, то в старшие разряды регистра физического адреса передается ее номер, а в младшие заносится номер байта из регистра виртуального адреса. Формирование физического адреса на этом
завершается.
Выполняется запрошенное программой обращение к ОП. Одновременно информация о текущей странице помещается в сверхоперативную
ассоциативную память. Ассоциативная память (адресный КЭШ) хранит
указанные данные для небольшого числа недавно использовавшихся страниц.
При наличии адресного КЭШа значительно ускоряется процесс преобразования адресов, так как на каждом участке вычислительного процесса обращения к ОП сосредоточиваются на небольшом числе страниц, и
поэтому имеется большая вероятность, что текущее обращение произойдет к странице, информация о которой уже имеется в КЭШ памяти, а следовательно, возможно быстрое преобразование адресов без дополнительных обращений к ОП.
Совпало
Проверка совпадения
n
s
p
Рг.
ВА
P(n, s, p)
Рг. ФА
Рис 2. Преобразование адресов при сегментно-страничной организации памяти с использованием КЭШ
памяти.
Преобразование адресов начинается с просмотра КЭШа, и в одной из
ее строк хранится информация о странице, к которой должно произойти
обращение, то из этой строки выбирается номер физической страницы и
дополнительные обращения к ОП не производятся (Рис 2.). Если нужной
информации в КЭШе нет, то происходит обращение к ОП. Дополнительные обращения к ОП сопровождаются занесением информации о текущей
странице в КЭШ. Если в КЭШе не хватает свободного места, данные о новой странице записываются на место данных, которые дольше других не
использовались в процессе преобразования адресов.
Адресный кэш — сверхоперативная ассоциативная память для преобразования виртуальных адресов в физические.
2.4 Контроллер прерываний.
Контроллер прерываний обеспечивает последовательную обработку
прерываний на макроуровне. Макропрерывание обрабатывается только по
окончании выполняемой на момент запроса команды.
С точки зрения программы при появлении запроса на прерывание выполняется последовательность действий из следующих шагов:
1. Распознавание запроса на прерывание.
2.
3.
4.
5.
На этом этапе происходит распознавание процессором запроса на прерывание, поступающего по линии запросов на прерывание.
Запоминание состояния.
Нужно запомнить состояние прерванного процесса.
Опрос устройств.
Процессор определяет устройство, подавшее запрос на прерывание.
Вызов подпрограммы обработки прерывания.
Адрес подпрограммы, соответствующей устройству, запросившему
прерывание, берется из таблицы опроса.
Восстановление и возврат.
Имеется одна общая для всех устройств линия запроса на прерывание, а идентификация источника прерывания происходит последовательным опросом всех устройств. Для такой структуры характерны более низкие затраты аппаратных средств и гибкое распределение приоритетов
устройств, т.к. порядок опроса определяется хранимой в МПП таблицей.
Недостаток этого метода – невысокая скорость, а также то, что во время
опроса шина будет занята.
Опишем работу контроллера прерываний. На входе запроса прерываний INT возникает запрос прерывания, порождаемый одним из периферийных устройств. При этом триггер в контроллере прерываний устанавливается в единичное состояние. Этот триггер нужен для того, чтобы запомнить сигнал прерывания до окончания выполняемой в данный момент
машинной макрокоманды. Если прерывание не замаскировано, то схема
формирования сигнала прерывания формирует сигнал INT, подаваемый на
вход мультиплексора флагов МУУ. По окончании команды этот флаг тестируется и если он установлен, то происходит прерывание, вызывающее
подпрограмму опроса устройств, которая передает управление по соответствующему адресу из таблицы.
При выходе из прерывания МУУ формирует сигнал сброса прерывания. Этот сигнал сбрасывает триггер в нулевое состояние.
Адреса и данные
ЦП
Управление
Запрос на прерывание
IRQ
INTA
Устройство
№1
Устройство
№2
Устройство
№3
Подтверждение
прерывания
Структурная схема контроллера прерываний.
2.6 Клавиатура и монитор.
Клавиатура и монитор служат для организации общения пользователя с ЭВМ. Устройство ввода - клавиатура позволяет вводить информацию
в компьютер. Устройство вывода - монитор предназначено для передачи
информации из компьютера и отображения на экране. Управляет этими
устройствами контроллер дисплея.
2.7 Ввод/вывод.
Ввод-вывод с отображением в память - это способ в соответствии с
которым пересылка данных к периферийным устройствам (ПУ) и из этих
устройств с осуществляется с использованием некоторого пространства
памяти. При этом адрес памяти декодируется в периферийном устройстве,
т. е. имеется возможность установить, когда адресовано данное конкретное устройство. Обычно каждому функциональному блоку ПУ присваивается свой адрес памяти, и ЦП может произвести обращение к этому блоку.
Достоинство ввода-вывода с отображением в памяти заключается в
том, что для выполнения ввода-вывода могут быть использованы все команды обращения к памяти. Следовательно машине не обязательно иметь
специальные команды ввода-вывода.
Недостаток в том, что необходимо присваивать часть памяти ПУ.
Таким образом, полный диапазон адресации памяти в машине уменьшается на величину этой части адресов.
2.8 Блок синхронизации
Блок синхронизации строится по стандартной схеме с кварцевой стабилизацией частоты. В нем вырабатывается сигналы, синхронизирующие
работу всех устройств ЭВМ ( за исключением монитора ) и обмен информацией между ними. Генератор синхроимпульсов построен по схеме с
управляемой микропрограммно длительностью такта, что повышает быстродействие процессора за счет уменьшения его простоев.
2.9 Центральный процессор
В состав центрального процессора входит операционный блок, включающий в себя процессорную секцию и микропрограммное устройство
управления. МУУ осуществляет управление работой ОБ, а операционный
блок - арифметические, логические, сдвиговые операции, выполняет инструкции МУУ.
2.9.1 Операционный блок.
Структурная схема ОБ приведена ниже (приложение 2). Основным
элементом ОБ является микропроцессорная секция IDT49C402, имеющая
разрядность 16 бит (используются две МПС).
Она предназначена для выполнения арифметических и логических
операций. Секция также включает в себя регистровый файл размером
64x16 бит.
Сдвиговые операции осуществляются через логику сдвигов. Для этой
цели используются входы и выходы МПС P0, Q0, P15, Q15. Логика сдвигов
представляет собой комбинационную схему, структура которой зависит от
количества и типов необходимых сдвигов. Управление логикой сдвигов
осуществляется из микрокоманды.
Микропроцессорная секция вырабатывает на своих выходах флаги
переполнения, нуля, переноса и знака. Эти флаги загружаются в регистр
слова состояния через мультиплексор MS RGCC. Возможна также загрузка
слова состояния из памяти, если оно перед этим было сохранено в ней.
Регистр-защелка Рг.З создает примитивную очередь двухсловных
комманд, позволяя после декодирования КОП сразу загружать второе слово, а также служит для загрузки входных данных из памяти или с
устройств ввода-вывода в МПС или умножитель.
Регистр выходных данных/адреса служит для запоминания данных/адреса, предназначенных для ОП, либо на устройств ввода-вывода.
Данные в микропроцессорную секцию могут поступать из команды,
из микрокоманды и из регистра-защелки. Для выбора источника входных
данных служит внутренняя шина, которая также может осуществлять загрузку в МПС данных с умножителя, из регистра слова состояния.
Адрес внутреннего регистрового файла МПС может задаваться как из
команды, так и из микрокоманды. Для выбора источника этого адреса
служит мультиплексор.
Управление всеми мультиплексорами и регистрами операционного
блока осуществляется микропрограммно.
2.9.2 Микропрограммное устройство управления.
В качестве секвенсора микрокоманд в блоке микропрограммного
управления используется устройство со структурой аналогичной секвенсору 1804ВУ4. Довольно широкие возможности этого прибора позволяют
гибко адресовать микропрограммную память. У него существует возможность выборки адреса следующей команды из разных источников (с ПНА,
из регистра микрокоманд, из внутреннего регистра, а также из внутреннего счетчика), что позволяет в микроподпрограмме реализовывать переходы, а также использовать в БМУ конвейерную структуру.
Код операции из регистра команд поступает на вход преобразователя
начального адреса, который представляет собой комбинационную схему,
структура которой зависит от системы команд и микропрограмм, соответствующих этим командам и их распределению в памяти микропрограмм. С
ПНА выдается адрес подпрограммы. Секвенсор выбирает источник адреса
и выдает его на адресные входы микропрограммной памяти.
Из памяти выбирается микрокоманда и попадает в регистр микрокоманд. Микрокоманда хранится в регистре микрокоманд в течении времени
ее выполнения( т.е. 1 такт). В момент, когда микрокоманда начинает выполняться, секвенсор формирует адрес следующей микрокоманды.
Конвейер позволяет повысить производительность ЭВМ. Однако, при
условных или безусловных переходах эффективность конвейера равна нулю, т.к. адрес следующей микрокоманды поступает из текущей микроко-
манды, т.е. операционный блок простаивает один такт. Но так как отсутствие операций перехода значительно сокращает возможности ЭВМ, то в
разрабатываемой структуре реализована возможность таких переходов.
Для устранения конфликтов между выходами ПНА и RG MK (а точней той частью, которая отвечает за адрес перехода) задействованы выходы секвенсора, которые управляют разрешением выборки адреса или из
ПНА (выход МЕ) или из регистра микрокоманд (выход РЕ).
Переход возможно осуществлять не только микропрограммно, но и
программно. При этом адрес перехода подается на вход процессорной
секции через регистр команд, а затем на регистр и шину адреса. Из регистра слова состояния выбирается необходимый признак (с помощью мультиплексора) и подается на вход СС, причем предусмотрена возможность
проверять и знак, и инверсию знака (с помощью схемы ИСКЛЮЧАЮЩЕЕ ИЛИ). Переход будет осуществлен в случае, если вход разрешения
перехода (ССЕ) установлен в состояние логической 1, и на вход СС подана
логическая 1, если ССЕ=1 и СС=0, то выполнится следующая микрокоманда, а если ССЕ=0, то независимо от состояния входа СС будет осуществлен безусловный переход. Аналогично можно тестировать не только
флаги регистра слова состояния, но и флаг, выставляемый контроллером
прерываний.
3. Разрабатываемый блок: Адресный КЭШ.
3.1. Описание разрабатываемого блока (Кэш)
Кэш-память содержит два одинаковых блока ОЗУ (первый и второй)
и одноразрядную память признаков S «недавнего использования» блоков.
В каждом блоке имеются разряды для хранения кода Tag, который отображает старшую часть адреса ячейки-оригинала, разряды D, в которых содержится копия 32-разрядной ячейки ОЗУ, и разряд V - признак истинности информации в ячейке блока.
Если процессор установил на шине адрес некоторой ячейки ОЗУ и
признак чтения, то дальнейшие события развиваются так.
1. С помощью разрядов 0-11 адреса выбирается одна из 4К ячеек кэшпамяти. На выходы накопителя кэш-памяти поступает информация
из обоих блоков, а именно коды Tag, биты V, а также данные D (по
32 бита из каждого блока).
2. С помощью двух 8-разрядных компараторов сравниваются старшие
разряды поступившего из процессора адреса с соответствующими
разрядами, считанными из первого и второго блоков. Если совпадение не зарегистрировано ни первым, ни вторым компаратором, то
это означает, что копия затребованной ячейки ОЗУ в кэш-памяти
отсутствует. Если произошло совпадение кодов на входах одного из
компараторов, то вырабатывается сигнал cache=1 и через мультиплексор MS в 32-разрядную шину данных/адреса посылается слово
из соответствующего блока кэш-памяти. Одновременного совпадения кодов на входах обоих компараторов быть не может.
3. Если cache=1, то процессор получает требуемые данные, а разряд S
кэш-памяти устанавливается в 0 или 1 в зависимости от того, из какого блока была выдана информация в процессор. Этот разряд, таким образом, отражает очередность обращения к блокам, и по нему
можно определить, какая информация более «свежая».
4. Если cache=0, то разряд S остается без изменения, схема управления осуществляет выбор из ОЗУ 32-разрядного слова по адресу,
определяемому разрядами 0-19. Считанное из ОЗУ слово должно
быть записано в кэш-память. Адрес ячейки известен - он определяется разрядами 0-11 кода, установленного процессором на шине.
Чтобы определить, в какой блок следует записать считанное слово,
анализируется разряд S выбранной ячейки кэш-памяти. В зависимости от его состояния определяется более устаревшая информация, которая затем заменяется новой, после чего состояние разряда
S инвертируется.
При записи 32-разрядный код записывается в разряды D соответствующей ячейки первого или второго блока. В разрядах Tag ячейки
выбранного блока запоминается группа разрядов 12-19 адреса, поступившего из процессора, признак V устанавливается в 1 и слово посылается в процессор. На этом операция чтения с попутным созданием
новой копии завершается.
В исходном состоянии, после включения напряжения питания или
после работы канала прямого доступа в память, все признаки V устанавливаются схемой управления в 0, при этом совпадения кодов на
входах компараторов считаются недействительными.
3.2 Функциональная схема
RG
Write
DB/A
B
А
А
D
D
R/W
Cache
CE
=
RAM
CE
cache
DB/A
B
Read
cache
D
=
MS
1
&
6. Выводы:
В процессе проделанной работы были получены навыки разработки
структуры микроЭВМ. Рассмотрено формат системных шин, взаимодействие между различными периферийными устройствами и ЦПУ: обработка прерываний, формирование физического адреса устройства. Реализована возможность сегментно - страничной организации ОП с использованием адресного КЭШа.
Список литературы:
1. Курс лекций по дисциплине «Организация ЭВМ»
2.«Схемотехника»: Руководство к курсовой работе для студентов III курса
АВТФ./Соболев В.И. НГТУ-1997
3. Комплект БИС К1804 в процессорах и контроллерах /В.М. Мещеряков, И.Е. Лебедев
и др.; Под ред. В.Б. Смолова. — М.: Радио и связь, 1994 - 216с.
4. ЭВМ и системы / Б. М. Каган; М.: Энергоатомиздат, 1991. - 592с.: ил.
7. Содержание:
1. ЗАДАНИЕ НА КУРСОВОЙ ПРОЕКТ...........................................................................1
2. ОБЩАЯ СТРУКТУРА ЭВМ ............................................................................................ 2
2.2 БЛОК ОСНОВНОЙ И КЭШ ПАМЯТИ. .................................................................................. 2
2.4 КОНТРОЛЛЕР ПРЕРЫВАНИЙ. .............................................................................................. 5
СТРУКТУРНАЯ СХЕМА КОНТРОЛЛЕРА ПРЕРЫВАНИЙ. ............................................................... 6
2.6 КЛАВИАТУРА И МОНИТОР. ................................................................................................ 6
2.7 ВВОД/ВЫВОД..................................................................................................................... 6
2.8 БЛОК СИНХРОНИЗАЦИИ .................................................................................................... 7
2.9 ЦЕНТРАЛЬНЫЙ ПРОЦЕССОР .............................................................................................. 7
2.9.1 Операционный блок.................................................................................................... 7
2.9.2 Микропрограммное устройство управления...........................................................8
3. РАЗРАБАТЫВАЕМЫЙ БЛОК: АДРЕСНЫЙ КЭШ...................................................9
3.1 Описание разрабатываемого
блока................................................................................9
3.2 Функциональная
схема..................................................................................................11
4. ПРИЛОЖЕНИЕ 1 (Структурная схема ЭВМ)...........................................................13
5. ПРИЛОЖЕНИЕ 2 (Структурная схема ОБ)...............................................................15
6. ВЫВОДЫ...........................................................................................................................14
7. СОДЕРЖАНИЕ................................................................................................................15
Документ
Категория
Компьютеры и периферийные устройства
Просмотров
2
Размер файла
96 Кб
Теги
сметюк
1/--страниц
Пожаловаться на содержимое документа