close

Вход

Забыли?

вход по аккаунту

?

Прохоров

код для вставкиСкачать
Министерство образования Российской Федерации
Новосибирский Государственный Технический Университет
Кафедра ВТ
Курсовая работа
по дисциплине «Организация ЭВМ»
Факультет: АВТ
Группа: АМ-010
Студент: Прохоров С.Н.
Преподаватель:
Гребенников В.Ф.
Новосибирск, 2004
Содержание
1. Цель курсового проекта. ............................................................................................................... 3
2. Задание на курсовой проект. ......................................................................................................... 3
2.1. Исходные данные к курсовому проекту: ............................................................................3
3. Разработка и описание структурной схемы ЭВМ....................................................................... 3
4. Разработка основных блоков ЭВМ. ............................................................................................. 4
4.1. Центральный процессор. ......................................................................................................4
4.1.1. Операционный блок........................................................................................................4
4.1.2. Микропрограммное устройство управления (МУУ). ..................................................5
4.2. Система прерываний .............................................................................................................6
4.3. Блок основной памяти. .........................................................................................................7
4.4. Кэш TLB. ................................................................................................................................8
4.5. Система контроля. .................................................................................................................8
4.6. Блок синхронизации..............................................................................................................9
4.7. Таймер. .................................................................................................................................10
4.8. Монитор. ..............................................................................................................................11
4.9. Клавиатура. ..........................................................................................................................12
5. Система ввода-вывода. Разработка Контроллера ПДП. .......................................................... 13
6. Выводы.......................................................................................................................................... 17
Литература ........................................................................................................................................ 18
2
1. Цель курсового проекта.
Углубление и закрепление теоретических знаний, приобретение навыков разработки узлов ЭВМ на структурном, функциональном и алгоритмическом уровнях.
2. Задание на курсовой проект.
Разработать структурную схему гипотетической ЭВМ, функциональную схему и алгоритм работы конкретного блока, входящего в состав этой ЭВМ.
Курсовой проект состоит из двух частей. Первая часть посвящена разработке структурной схемы гипотетической ЭВМ, описанию ее функционирования. В состав ЭВМ входят
как общие для всех вариантов блоки, так и дополнительные, определяемые индивидуальным
заданием. Вторая часть проекта посвящена разработке функциональной схемы и алгоритмов
работы конкретного блока, входящего в состав ЭВМ, и их детальному описанию.
2.1. Исходные данные к курсовому проекту:
В состав ЭВМ должны входить следующие блоки (типовое задание):
центральное процессорное устройство (ЦПУ)
оперативная память (ОП)
система прерывания программ (СПП)
система ввода-вывода (СВВ)
монитор и клавиатура
блок синхронизации (БС)
Разрядность ЭВМ и минимальный объем оперативной памяти должны удовлетворять
следующим ограничениям: разрядность - не менее 16; емкость ОП - не менее 4 Мбайт.
Индивидуальные исходные данные:
1. архитектура ЭВМ - трех шинная
2. организация ОП – страничная
3. система прерываний – радиальная с обработкой на макроуровне
4. КЭШ – TLB
5. ввод-вывод – ПДП
6. разрабатываемый блок – арифметический сопроцессор, деление
Разработка КПДП, детально рассмотреть контроль и работу при обнаружении ошибки.
1.
2.
3.
4.
5.
6.
3. Разработка и описание структурной схемы ЭВМ.
3
Шина данных
Шина адреса
Шина управления
ОП
УУ
ОП
БС и
таймер
Контроллер
ПДП
TLB
ЦП
Контроллер
прерываний
Система контроля
Схема
начальной
установки
Контроллер
ПУ
Контроллер
ПУ
Контроллер
ПУ
Контроллер
ПУ
Контроллер
ПУ
Мышь
Клавиатуа
Дисплей
НГМД
Винтчестер
Рис.1Структурная схема ЭВМ.
4. Разработка основных блоков ЭВМ.
4.1. Центральный процессор.
Процессор занимает центральное место в структуре ЭВМ, так как он осуществляет
управление взаимодействием всех устройств, входящих в состав ЭВМ. Процессор дешифрирует и выполняет команды программы, организует обращения к оперативной памяти, в нужных случаях инициирует работу ПУ, воспринимает и обрабатывает запросы прерывания.
Для упрощения задачи при разработке ЦП будем опираться на комплект микросхем
К1804.
4.1.1. Операционный блок.
Разрабатываемый ОБ должен обеспечивать арифметические и логические операции,
заданной разрядности, хранение данных в быстрой памяти (РОН), адресацию основной памяти. В его структуре должны присутствовать интерфейсные элементы, обеспечивающие
взаимодействие ОБ с шинами данных, адреса. Эти элементы должны поддерживать чтение и
запись на шину данных, а так же вывод данных на шину адреса.
Микропроцессорная секция К1804ВС1 представляет собой наращиваемую 4-х разрядную процессорную секцию, содержащую 16 РОН. Для обеспечения необходимой разрядности можно выполнить каскадное соединение восьми секций, для повышения скорости выполнения арифметических операций, можно использовать СУП К1804ВР1. В состав ОБ
можно включить микросхема К1804ВР2, выполняющую функции регистра состояния и логики сдвигов. В качестве интерфейсных элементов (РгА, РгВхД, РгВыхД см. рис. 2) можно
использовать регистры IDT74FCT16823ET.
4
DB
РгВхД
РгМК[Const]
D
LDB
РгК[A]
РгМК[A]
РгК[B]
РгМК[B]
MUX A
PR0, PQ0, PR31, PQ31
8хК1804ВС1
2хК1804ВР1
MUX B
К1804ВР2
Z, OVR, C32, F31
I
C0
Y
РгВыхД
РгА
AB
Рис. 2 Структурная схема ОБ.
4.1.2. Микропрограммное устройство управления (МУУ).
Будем проектировать МУУ, выполненное по двухуровневой конвейерной структуре,
т.е. с наличием одного конвейерного регистра микрокоманд.
Регистр команд
ПНА
Секвенсор
МПП
Регистр
микрокоманд
В ОБ
5
Рис. 3 Структурная схема МУУ.
Для реализации секвенсора можно использовать микросхемы К1804ВУ2 и К1804ВУ3.
Путем наращивания 4-х разрядной схемы выбора следующего адреса К1804ВУ2 можно добиться адресации любого объема МПП.
4.2. Система прерываний
Обеспечивает восприятие сигналов управления от блоков ЭВМ и от периферийных
устройств, предварительную обработку сигналов и выдачу вектора прерывания в процессор.
Включена возможность считывания и вывода слова маски, а также статусного слова
на шину данных.
Система прерываний – радиальная на микроуровне.
При такой системе прерываний приостановление работы программы возможно после
выполнения микрокоманды. При этом объем запоминаемой информации, по сравнению с
прерываниями на макроуровне, сильно увеличивается, но при этом нет необходимости дожидаться окончания команды.
В радиальной системе прерываний каждый источник прерывания имеет свою линию
запроса (рис. 4).
Зп0
I1
Зп1
I2
ЦП
Контроллер
прерываний
INT
ЗпK
Ik
Вектор
Маска
Шина данных
Рис.4 Радиальная система прерываний
Для обработки сигналов прерываний используется контроллер прерываний, на вход
которого поступаю запросы с устройств.
Контроллер имеет возможность обмениваться с шиной данных для чтения или записи
слова маски и слова статуса.
Маска прерывания представляет собой двоичный код, разряды которого поставлены в
соответствие запросам прерывания. Состояние «1» в данном разряде регистра маски разрешает, а состояние «0» запрещает (маскирует) прерывание от соответствующего запроса. Изменяя маску прерывания можно устанавливать произвольные приоритетные соотношения
без перекоммутации линий, по которым поступают запросы прерываний.
Последовательность действий при обработке прерываний:
1. при поступлении запроса, в соответствии с заданными приоритетами и словом маски
контроллер формирует вектор прерывания;
2. выполняется микропрограмма обработки прерывания, которая производит сохранение
слова состояния текущей микропрограммы и программы в памяти, а также сохраняется счетчик микрокоманд. Для этого может использоваться как ОЗУ, так и часть регистрового файла АЛУ;
3. производится непосредственно выполнение программы обработки прерывания, адрес
программы находится в векторной таблице, записанной по нулевому адресу ОЗУ,
размер таблицы – 256 векторов;
4. осуществляется восстановление всех сохраненных данных и возврат к прерванной
микропрограмме.
6
4.3. Блок основной памяти.
Оперативная память служит для хранения информации (данных, программ, промежуточных и конечных результатов обработки). В системе используется механизм виртуальной
памяти. Организация виртуальной памяти – страничная, т.е. виртуальное адресное пространство разбито на страницы с постоянным размером в 4 Кб.
Для адресации ОП выделяется 32 разряда. При этом 20 разрядов используются для задания номера страницы, остальные 12 для задания смещения, т.е. для задания номера слова в
страницы. Размер слова – 2 байта. Количество страниц – 1Мбайт. Исходя из этого максимальный объем адресуемой памяти – 4Гбайт.
При такой организации ВП в ОП должна хранится страничная таблица (СТ), где каждой виртуальной странице ставится в соответствие физический адрес и указывается бит присутствия, т.е. местонахождение страницы (ОЗУ или ПЗУ). При этом смещение внутри страницы остается неизменным. Схематично такое преобразование изображено на рис. 5.
P - номер виртуальной страницы
P
D
D - смещение
31
11
0
CT
Страничная таблица
P`
D
31
11
P` - номер физической страницы
D - смещение (не изменилось)
0
Рис. 5 Преобразование адреса.
Для обращения к СТ необходимо по номеру страницы вычислить линейный адрес,
прибавив к начальному адресу СТ номер нужной страницы, умноженной на размер дескриптора. Но в таком случае необходимо двойное обращение к памяти – первое, при определении
физического адреса, второе – собственно при считывании данных из ОП. При этом быстродействие заметно падает. Чтобы этого избежать используется небольшая сверх-оперативная
память (буфер TLB), в которой хранится часть СТ. Формат СТ может быть следующим (рис.
6):
НА + Дескриптор Физ. адрес (20 разрядов)
Бит присутствия Виртуальная страница 1
НА + Дескриптор*2
НА + Дескриптор*3
Виртуальная страница 2
Виртуальная страница 3
•••
Рис. 6 Формат страничной таблицы
В системе решено использовать ОЗУ динамического типа (DRAM), емкостью более
16Мб.
Управление памятью осуществляется с помощью устройства управления оперативной
памятью (УУОП), в котором реализованы следующие основные функции:
 Прием управляющих сигналов с шины управления и выполнение соответствующих
действий.
 Дешифрацию поступающего адреса и вычисление линейного адреса.
Обращения в ассоциативный буфер TLB, при этом ассоциативным признаком является линейный адрес. Получение физического адреса и значения бита присутствия.
В случае отсутствия нужного дескриптора в TLB организация записи дескриптора из
ОП в TLB.
Если бит присутствия равен 1, т.е. виртуальная страница находится в ОП (в страничном кадре), производится передача (запись) данных из ОП.
7
Если бит присутствия равен 0, т.е. страница записана на внешнем ЗУ, формируется
прерывание «отсутствие страницы» (страница не находится в страничном кадре). Программа
обработчик прерывания переписывает страницу с внешнего ЗУ в ОЗУ, дескриптор страницы
записывается в TLB.
Организация свопинга страниц, когда в ОП отсутствует свободное место. Свопинг
производится в соответствии с одной из стратегий выталкивания, т.е. когда данная страница
записывается на место долго неиспользуемых страниц, неинтенсивно используемых и т.д.
4.4. Кэш TLB.
Используется для хранения части страничной таблицы. Число хранимых дескрипторов находится в переделах 32.
Кэш TLB представляет собой ассоциативное запоминающее устройство (которое может иметь несколько направлений). При этом ассоциативным признаком (тэгом) является
линейный адрес, подаваемый в TLB устройством управления ОП, данными – физический адрес. Формат кэша следующий (рис.7):
Линейный адрес Физический ад- Бит присутствия Бит активности
Бит занятости
(тэг)
рес (данные)
(P)
(A)
(W)
31
15
3
2
1
0
Рис. 7 Структура блока данных кэша
Бит присутствия (P) указывает, в какой памяти записана запрашиваемая страница. Если P=1 страница записана в ОП, иначе она записана в ПЗУ.
Бит занятости (W) указывает на достоверность или недостоверность данных, а также
на то, можно ли записывать в этот блок. Если W=1 блок занят и хранит достоверные данные,
иначе блок свободен и данные недостоверны
Бит активности (A) устанавливается в 1, если страница использовалась и сбрасывается
в 0 через какое то время. Если все биты A=1 они сбрасываются в 0.
Если свободного места в кэше нет (все биты W=1) в силу вступает алгоритм замещения LRU. Замещается блок, у которого бит активности A=0.
В кэше используется сквозная запись, т.е. он полностью дублирует информацию, содержащуюся в ОП.
Если страничная таблица в ОП обновляется - кэш очищается (сбрасываются все биты
W, информация недостоверна).
4.5. Система контроля.
Суть проблемы заключается в том, что при использовании в качестве ОЗУ микросхем
динамической памяти возможны ошибки в хранимых словах. Ошибки обычно бывают двух
видов - постоянные и типа «сбой». Постоянные ошибки характеризуются тем, что содержимое одной, нескольких или всех адресуемых ячеек БИС заранее определено - из них всегда
считывается одна и та же информация. Например, из ячеек с адресами, кратными некоторому
числу, может считываться лог. 1, и попытка записи лог. 0 в эти ячейки не даёт желаемых результатов. Ошибки типа «сбой» связаны с разрядом конденсаторов динамических элементов
памяти из-за действия кратковременных импульсов случайных помех по цепям питания или
линиям управления, из-за пролёта альфа-частиц через кристалл БИС и т.п. Ошибку типа
«сбой» можно устранить повторной записью в ту же ячейку считанного и откорректированного кода.
В системе необходимо предусмотреть систему контроля ввода-вывода, в соответствии
с заданием контроль производится по паритету по паритету. Система представляет собой совокупность кодирующего и декодирующего устройства, способных выявлять ошибки, т.е.
повышать помехозащищенность, при передаче данных от контроллера внешнего устройства
к процессору или памяти. При этом кодек (кодер-декодер) ставится как на контроллере
устройств, так и на системной шине. При обмене данными информация кодируется на отправляющей стороне и декодируется на приемной.
8
Контроль по паритету (по четности) осуществляется с помощью кода с проверкой
четности. В данном коде в качестве контрольных символов добавляется один разряд – разряд
общей проверки четности (ОПЧ). Если число единиц в информационной части сообщения
нечетно - разряд ОПЧ равен 1, иначе 0. Данный код обладает малой избыточность, а именно
D=1/n, где n – длина кода (все разряды, вместе с ОПЧ), и способен обнаруживать однократную ошибку, т. е. кодовое расстояние d=2, но при этом код также обнаруживает все случаи
нечетного числа ошибок.
Кодировщик рассчитывает по информационным символам четно или нечетно число
единиц и записывает результат в разряд ОПЧ. Декодер рассчитывает по принятому сообщению число единиц, если при этом значение ОПЧ удовлетворяет числу единиц сообщение не
содержит ошибок, иначе ошибки обнаружены.
Для определения четности может быть использована схема (рис. 8):
Рис.8 Схема проверки четности
M2 – элемент, выполняющий сумму по модулю 2.
Каждый информационный символ должен быть задан прямым и инверсным кодом.
Структура схемы проверки четности является многоступенчатой, т.е. слово делится на несколько групп разрядов, в каждой из которых проверка четности производится прямым способом (первая ступень), далее производится проверка четности для групп второй ступени,
образованных из групп первой ступени, четности которых в этом случае рассматриваются
как обычные двоичные разряды, и т.д. до окончательной проверки четности всего слова. В
последней ступени четность слова сравнивается со значением контрольного разряда KP.
4.6. Блок синхронизации.
Блок синхронизации (БС) предназначен для обеспечения синхронной работы всех
узлов ЭВМ. В его задачи входит генерация синхропоследовательностей заданной формы и
длительности для ЦП, таймера, контроллеров, ОП и других устройств, входящих в состав
ЭВМ.
В качестве основы для построения БС можно использовать микропрограммируемый тактовый генератор (например 1804ГГ1) . Это позволит реализовать переменную длительность такта для ЦП, что поможет несколько повысить его производительность.
Использование микросхемы КМ1804ГГ1 в качестве системного тактового генератора,
предназначенного для применения в составе блоков синхронизации центральных процессоров микро-ЭВМ и других вычислительных устройствах в качестве задающего тактового генератора, дает целый ряд очевидных преимуществ. Микросхема имеет стабилизированный с
помощью внешнего кварцевого резонатора генератор опорной частоты от 1 до 30 МГц, микропрограммируемую длительность цикла тактовых импульсов от 3 до 10 периодов опорной
частоты, состояния "работа", "останов", "ожидание", "шаговый режим". Данные характери-
9
стики позволяют использовать эту микросхему для обеспечения синхронной работы всех узлов ЭВМ.
Рис. 9 Схема блока синхронизации.
4.7. Таймер.
Большинство микроЭВМ содержит источник реального времени - часы и таймер.
Таймер предназначен для деления машинного времени на временные интервалы для эффективного использования процессора при работе с периферийными устройствами. Он обеспечивает совместную работу ЦП и ПУ в реальном масштабе времени, осуществляя разбиения
машинного времени на равные интервалы времени(например по 20 мс). В состав таймера
входят схемы, необходимые для:
• запроса и получения канала;
• формирования вектора прерывания;
Рис. 10 Схема таймера.
В качестве таймера можно использовать микросхему КР580ВИ53 предназначенную
для организации работы микропроцессорной системы в режиме реального времени. Реализация данного программируемого таймера позволяет работать с тремя независимыми 16разрядными каналами с общей схемой управления, при этом каждый канал способен работать в шести режимах (программирование режимов работы каналов осуществляется индивидуально и в произвольном порядке путем ввода управляющих слов в регистры режимов
каналов, а в счетчики запрограммированного числа байтов). Управляющее слово определяет режим работы канала, тип счета (двоичный или двоично-десятичный), формат чисел
(одно- или двухбайтовый), разрешение или запрещение работы канала. При этом некоторым
затруднением будет, 8-разрядный двунаправленный канал подключения к шине данных, т.к.
разрядность нашей вычислительной системы 16 разрядов. Это можно обойти следующим
методом. Т.к. таймер представляет собой программно-доступный счётчик в который можно
записать значение, обращаясь к определённому порту периферийного устройства, то по
10
окончании отсчета числа, загруженного в счетчик, на выходе канала устанавливается напряжение высокого уровня и сохраняется до загрузки нового значения. Сигнал переполнения
содержимого счётчика служит запросом на прерывание (или сигналом условия для контроллера), по которому. Регенерация памяти и увеличение счетчика времени по адресу 0040:006С
(IBM/PC) происходит увеличение второго счетчика (следующего канала). С помощью таймера можно задавать определённые промежутки времени, по истечении которых происходит
прерывание. Это можно использовать для - time-out для различных прикладных программ.
Особенное применение прерываний таймера основанное на независимости работы микросхемы от процессора - регенерация оперативных запоминающих устройств, т.е. например
каждые 55 мс таймер выдаёт запрос на прерывание наивысшего приоритета, по наступлении
которого производится регенерация памяти.
Таким образом, микросхема КР580ВИ53 действует как часы реального времени - она
считает свои импульсы независимо от того, что происходит в компьютере. По истечении
максимального программируемого интервала равного времени регенерации ОЗУ,
происходит прерывание (IBM/PC - INT 8), по которому происходит регенерация памяти и
изменение счетчика, находящегося в памяти по определенному адресу - такое накопление
обычно называют подсчетом времени суток, при выполнении данного прерывания процессор
останавливается.
Управляющими сигналами для таймера являются, сигналы каналов, разрешающие или
запрещающие счет, сигналы выбора каналов, а также входы write/read и вход выбора микросхемы. Максимальное значение счета: в двоичном коде 216; в двоично-десятичном коде 104,
а частота синхронизации каналов 0-2,5 МГц.
Рис. 11 Схема работы таймера.
4.8. Монитор.
Для получения итоговых данных, для постоянного наблюдения за различными действиями вычислительной машины используется электронно-лучевая трубка и ряд устройств,
обеспечивающих отображение на ней информации - монитор. Монитор способен выводить
текстовую и графическую информации ЭВМ для пользователя, отображать текущие данные
и всевозможные изменения в системе.
Монитор как и всякое другое периферийное устройство подключается через контроллер (видеоадаптер) к системной шине.
Следует отметить, что монитор является пассивным устройством, которое не выдает
данные и управляющие сигналы, а просто отображает информацию динамически изменяющуюся информацию, которая хранится по определенным адресам в ОП. Обычно в па-
11
мяти хранится несколько "экранов" (страниц), вывод же производится с текущей. Это
предусматривает применение графического ускорения, т.е. массивное изменение информации на текущей странице вызовет мерцание на экране и долгую перерисовку особенно
графических объектов. Этого можно избежать заранее подготовив дополнительную страницу
видеоизображения и присвоить ей номер текущей видеостраницы. Вывод текущей видеостраницы производится каждые 17мс (60 Hz) при этом информация считывается в ЗУ видеоадаптера определённой ёмкости (объём ЗУ видеоконтроллера определяет разрешение изображения). Отображение информации ЗУ видеоадаптера происходит независимо от процессора.
Рис. 12 Схема подключения монитора
4.9. Клавиатура.
Клавиатура является одним из основных устройств ввода, обеспечивающих интерактивное общение пользователя с ЭВМ. Она содержит микропроцессор (контроллер клавиатуры), который воспринимает каждое нажатие на клавишу и выдает последовательный сканкод. Скан-код - это однобайтовое число, младшие 7 бит которого представляют идентификационный номер, присвоенный каждой клавише, а старший 8-ой бит кода говорит о том, была
ли нажата клавиша (бит = 1, код нажатия) или освобождена (бит = 0, код освобождения). Таким образом, каждое нажатие клавиатуры дважды регистрируется в контроллере клавиатуры, подключенного к системной шине ЭВМ, которые также преобразует последовательный
скан-код в параллельный.
При поступлении скан-кода из порта вызывается прерывание клавиатуры, приоритетность которого меньше таймера, но выше всех остальных периферийных устройств. Процессор моментально прекращает свою деятельность (работу) и выполняет процедуру, анализирующую скан-код, которые может содержать управляющий код, например: "Ctrl-Break".
Для того, чтобы ЦП успевал обрабатывать все нажатия клавиш, контроллер, клавиатуры должен иметь буфер FIFO. Обычно он занимает непрерывную, постоянную область адресов памяти. И два указателя хранят позиции головы и хвоста строки символов, находящихся в буфере в текущий момент. Новые нажатия клавиш сохраняются в позициях, следующих
за хвостом, и соответственно обновляют указатель хвоста буфера. Считывание же происходит по указателю головы строки символов. Такая конструкция позволяет легко очищать буфер, для этого надо установить значение указателя головы значению указателя хвоста. Иногда применяют отдельный буфер, что влечет за собой увеличение и усложнение электронных
схем.
12
Рис. 13 Схема подключения клавиатуры
5. Система ввода-вывода. Разработка Контроллера ПДП.
Система ввода/вывода служит для обмена данными между оперативной памятью и
периферийными устройствами. Существует несколько способов организации систем ввода/вывода: программно-управляемый в/в, в/в с отображением в памяти, в/в по прерываниям,
прямой доступ к памяти. Заданием оговорен последний вариант – ПДП – прямой доступ к
памяти.
Основное преимущество этого метода реализации системы ввода/вывода заключается
в том, что процессор только инициирует процедуру обмена, а за все остальное: управление
системной шиной, все функции адресации памяти и.т.д., - отвечает контроллер ПДП. Процессор во время пересылки может выполнять какую-либо другую операцию.
Существует несколько реализаций ПДП, такие как ПДП с блокировкой ЦП, ПДП с
квантованием цикла памяти и ПДП с «захватом цикла». Остановимся на ПДП с «захватом
цикла». Суть этого метода в том, что контроллер ПДП на время запрашивает у процессора
право на владение системной шиной для организации обмена ПУ с памятью.
Что бы освободить ЦП от управления памятью КПДП должен выполнять следующие
функции: управление адресными линиями, управление пересылкой данных, модификация
адреса, подсчет числа пересылаемых слов, управление режимом.
Рассмотрим КПДП в основе которого лежит генератор адреса Am2940. Данная микросхема предназначена для генерирования последовательности соседних адресов, используемых при последовательной пересылке данных как в память, так и из памяти. Также ведется
подсчет числа пересылаемых слов. Когда значение в счетчике слов достигнет заданного,
микросхема вырабатывает сигнал “Done” – сигнал окончания передачи блока данных.
Am2940 имеет регистр счетчика слов и регистр начального адреса, занесение данных
в которые и считается инициализацией контроллера ПДП. Наличие регистра начального адреса позволяет организовать повторное обращение к памяти без участия ЦП. Однако данная
схема не позволяет организовать прямую пересылку данных «Память - Память». Для возможности организации такой пересылки потребуется внешний двунаправленный регистр,
например IDT74ALVC16646.
Перед началом работы ПДП ЦП инициализирует контроллер – происходит запись
начального адреса, размера передаваемого блока, а так же установка направления изменения
адреса. После завершения процесса инициализации, КПДП выставляет запрос на шину данных. Если шина предоставлен – происходит ее захват. См. рис. 14.
13
Bus Request
Bus Granted
Bus Busy
Рис. 14. Захват шины.
Data Bus
РгК
D
MUX
ПНА
К1804ВУ2 &
К1804ВУ3
1
DONE
4xAm2940
DONE
A
МПП
РгМК
HRQ
Строб IOW на ВУ
Строб IOR на ВУ
MEMW
MEMR
Статус КПДП
IRQ на CPU
Рис. 15 Структурная схема КПДП.
14
Address Bus
Иниц. от CPU
DRQ
HLDA
READY
AB
D
D
WCI
C
I
ACO
ACI
WCO
WCI
DONE
C
OEA
A
I
ACO
ACI
WCO
WCI
DONE
C
OEA
Am2940
ACI
D
A
Am2940
I
Am2940
A
A
I
ACO
ACI
WCO
WCI
DONE
Am2940
D
VCC +5V
C
OEA
ACO
WCO
DONE
OEA
CLK
LDB
D
Y
A
C
L
OE
D
DD4
R
Инициализация от CPU
MUX
1
D0
D1
D2
D3
D4
D5
D6
D7
TST
I
OE
Q
NAC
К1804ВУ3
DD3
DRQ
HLDA
READY
1
ME
CTE
CTL
FE
PUP
S0
S1
PE
A
DD1
D
C0
RE
FE
PUP
S0
S1
ZA
T
OE
DD2
&
Рис. 16 . Функциональная схема КПДП.
15
C12
Y
A
OE
D
D
C
OE
R
CLK
#RESET
HRQ
DACK
Строб IOW на ВУ
Строб IOR на ВУ
IRQ на CPU
MEMW
MEMR
Стату с КПДП
PROM
Инициализация от CPU
MS
3хК1804ВУ2
CLK
PROM
RG
DB
RG
Q
Для возможности коррекции ошибок без участия процессора в состав КПДП должны
входить регистр начального адреса и регистр количества передаваемых слов; так же необходимо добавить 2 счетчика (CTN1, CTN2), подсчитывающих количество ошибок, произошедших по одному адресу и общее количество ошибок. Алгоритм работы при обнаружении
ошибки приведен на рис. 17.
Начало
Обнаружена
ошибка?
Нет
Да
CTN1=0
Коррекция
возможна?
Нет
Да
CTN1=0
Передача содержимого
регистров адреса и
количества слов в счетчики
CTN1+=1
CTN2+=1
Исправление
ошибки
CTN1 < N &
CTN2 < M
Нет
Да
Повторное
Передача информации
считывание
не возможна
Рис. 17. Алгоритм работы при обнаружении ошибки.
16
6. Заключение.
В результате выполнения данного курсового проекта была достигнута поставленная
цель: углубление и закрепление теоретических знаний, полученных на лекциях.
Были приобретены навыки разработки узлов ЭВМ на различных уровнях детализации: структурном, функциональном, принципиальном уровнях.
В ходе выполнения курсового проекта была спроектирована гипотетическая ЭВМ,
был разработан ее состав и описаны основные блоки, входящие в этот состав. Были описаны
основные принципы функционирования спроектированной ЭВМ. Один из блоков был разработан наиболее детально. Этим блоком является контроллер прямого доступа к памяти.
17
Литература
1. Дж.Мик, Дж.Брик. Проектирование микропроцессорных устройств с разрядно-модульной
организацией. В 2-х книгах. М.: Мир, 1984г.
2. Каган Б.М. Электронные вычислительные машины и системы. М.: Энергоатомиздат, 1991г.
18
Документ
Категория
Компьютеры и периферийные устройства
Просмотров
18
Размер файла
1 490 Кб
Теги
прохоров
1/--страниц
Пожаловаться на содержимое документа