close

Вход

Забыли?

вход по аккаунту

?

860.Проектирование цифровых функциональных узлов в микро- и наноэлектронике Кривелевич С А

код для вставкиСкачать
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
Министерство образования и науки Российской Федерации
Федеральное агентство по образованию
Ярославский государственный университет им. П. Г. Демидова
С. А. Кривелевич
ПРОЕКТИРОВАНИЕ
ЦИФРОВЫХ ФУНКЦИОНАЛЬНЫХ УЗЛОВ
В МИКРО- И НАНОЭЛЕКТРОНИКЕ
Учебное пособие
Рекомендовано
Научно-методическим советом университета для студентов,
обучающихся по специальности Микроэлектроника
и полупроводниковые приборы
Ярославль 2009
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
УДК 621.382.001
ББК З 844.1я73
К 82
Рекомендовано
Редакционно-издательским советом университета
в качестве учебного издания. План 2009 года
Рецензенты:
Ярославский филиал Физико-технологического института РАН;
В. И. Бачурин, д-р физ.-мат. наук, профессор.
Кривелевич, С. А. Проектирование цифровых функциональных узлов в микро- и наноэлектронике: учебное
К 82
пособие / С. А. Кривелевич; Яросл. гос. ун-т им. П. Г. Демидова. – Ярославль : ЯрГУ, 2009. – 101 с.
ISBN 978-5-8397-0675-0
В настоящем учебном пособии изложены основы проектирования цифровых функциональных узлов, широко использующихся в современных БИС и СБИС. Рассмотрены
вопросы разработки и функционирования узлов комбинационного и последовательностного типов.
Описаны основные характеристики и режимы работы
МДП-транзисторов, принципы построения БИС и методы
проектирования их топологии.
Пособие предназначено для студентов, обучающихся по
специальности 010803 Микроэлектроника и полупроводниковые приборы (дисциплины «Проектирование и конструирование ИМС» «Микросхемотехника», блок СД), очной
формы обучения.
Библиогр.: 21 назв.
УДК 621.382.001
ББК З 844.1я73
ISBN 978-5-8397-0675-0
© Ярославский государственный
университет им. П. Г. Демидова,
2009
2
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
Предисловие
Микроэлектроника является одной из наиболее быстро развивающихся областей науки и техники. Непрерывно улучшаются
технические характеристики и расширяются функциональные
возможности устройств и изделий микроэлектроники. Совершенствование технологической базы, расширение возможностей вычислительной техники и проведение фундаментальных исследований позволили начать переход от интегральных схем с базовым
размером основного компонента, составляющим несколько микрометров, к большим (БИС) и сверхбольшим интегральным схемам (СБИС), базовый размер компонентов в которых измеряется
десятками нанометров. Поэтому можно сказать, что в настоящее
время осуществляется переход от микро- к наноэлектронике.
Этот процесс требует от разработчиков изделий микроэлектроники хороших знаний физических, конструктивно-технологических и схемотехнических аспектов создания интегральных
полупроводниковых устройств. В настоящем учебном пособии
рассмотрены некоторые вопросы проектирования узлов современных цифровых БИС. В силу ограниченного объема пособия
автор не имел возможности достаточно полно осветить различные стороны процесса создания современных интегральных
схем. Однако он надеется, что приведенный список литературы
поможет читателю более детально познакомиться с основами
микроэлектроники, особенностями проектирования современных
БИС, а также некоторыми проблемами, стоящими в настоящее
время перед разработчиками вычислительных устройств и радиоэлектронной аппаратуры.
Основой данного пособия послужили специальные курсы
«Проектирование и конструирование ИМС» и «Микросхемотехника», читаемые студентам, обучающимся на кафедре микроэлектроники Ярославского государственного университета
им. П. Г. Демидова.
Поскольку наиболее быстро в настоящее время развиваются
процессы создания микросхем, основанных на структурах металл – диэлектрик – полупроводник, им уделено основное внимание. В первой главе рассматриваются принципы создания
3
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
МДП-элементов и ИС на их основе. Во второй главе описаны
принципы функционального и схемотехнического проектирования базовых логических элементов современных ИС. В третьей и
четвертой главах описываются функциональные узлы комбинационного и последовательностного типов, лежащие в основе
цифровых интегральных схем.
Современные интегральные схемы являются сложными устройствами, поэтому используются различные уровни их описания. Описание на уровне кристалла – наиболее детальный уровень, на котором представлены все физические и топологические
структуры, присутствующие в интегральной схеме. Следующий
уровень – электрическая схема в виде соединения отдельных
компонентов. Следующий, более общий уровень, – структурная
схема, представляющая собой в цифровых схемах соединение
отдельных логических элементов и триггеров. Эти элементы выполняют элементарные логические (И-НЕ, ИЛИ-НЕ и др.) операции, с помощью которых можно реализовать любую цифровую
функцию. Они имеют относительно простую электрическую
схему, содержащую обычно не более 10–20 компонентов. Еще
более высокий уровень используется для представления сложнофункциональных БИС и СБИС: арифметико-логических устройств, микросхем памяти, микропроцессоров и микроконтроллеров и т. д. Их структура представляется в виде функциональных узлов и блоков. Такое представление называется
функциональной схемой. Структура входящих в ее состав функциональных узлов и блоков может состоять из десятков и сотен
простейших логических элементов.
Важнейшей задачей, решаемой при проектировании интегральных микросхем, является разработка новых сложнофункциональных устройств, а также их узлов и блоков. Исходное техническое задание на проектирование микросхемы должно
содержать описание функций, которые она должна выполнять, и
требования к ее основным параметрам (мощность, быстродействие и др.). Процесс разработки можно представить как последовательное преобразование исходного описания микросхемы во
все более детальные формы ее представления: функциональную,
структурную, электрические схемы и т. д. Конечным результа4
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
том проектирования является описание микросхемы, используя
которое можно изготовить ее образец. Такой формой представления служат чертежи шаблонов и комплект конструкторской
документации.
Таким образом, разработка микросхемы представляет собой
процесс нисходящего проектирования от общего описания к детальному представлению. При проектировании микросхем используются библиотеки, включающие различные варианты схем
логических элементов, поэтому на первом этапе производится
выбор элементной базы.
Стадия структурного проектирования состоит из структурного синтеза, в ходе которого на той или иной элементной базе
создается структурная схема, и структурного анализа, или верификации, в процессе которой проверяется правильность функционирования синтезированной структуры. Обычно на этой стадии создается несколько структурных вариантов. Для них
производится схемное проектирование, в результате создается
электрическая схема устройства. Эта стадия проектирования
также состоит из схемного синтеза и электрического анализа. По
результатам анализа выбирается проект, наилучшим образом соответствующий требованиям технического задания.
В случае необходимости проводится конструкторскотехнологическое проектирование технологии изготовления микросхемы. На основе технологии разрабатываются физические
структуры и электронные компоненты устройства.
Процесс разработки сложнофункциональных СБИС в целом
повторяет описанную процедуру, но его реализация возможна
только с помощью методов машинного проектирования. При этом
следует отметить, что в настоящее время схемы принято делить
на заказные и полузаказные. При разработке заказных схем проектируются новые варианты логических элементов, структур,
функциональных блоков и топологии микросхемы. Полузаказные
схемы обычно проектируются на основе разработанных элементов, включаемых в состав базовых матричных кристаллов (БМК)
или программируемых логических матриц (ПЛМ).
5
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
При наличии отработанного базового технологического процесса и сертифицированных библиотек базовых логических элементов основными этапами проектирования СБИС являются:
1) выбор способа реализации СБИС (заказной, полузаказной
на основе базового матричного кристалла или программируемой
логической матрицы и т. д.);
2) подготовка исходного описания в одном из стандартных
форматов;
3) функциональное моделирование исходного описания;
4) компиляция исходного описания – автоматическое преобразование исходного описания в топологическое (описание литографических шаблонов в одном из стандартных форматов);
5) экстракция электрической схемы в формате используемой
в САПР подсистемы схемотехнического моделирования;
6) схемотехническое моделирование;
7) анализ результатов схемотехнического моделирования,
принятие решения о необходимости корректировки топологии
или исходного описания;
8) внесение необходимых поправок и корректировок;
9) проверка установленных правил проектирования топологии (допусков на размеры топологических элементов и расстояний между ними);
10) подготовка проектной документации и файлов проекта.
6
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
Глава 1
Структуры металл – диэлектрик –
полупроводник и ИМС на их основе
1.1. Полевые МДП-транзисторы
В настоящее время очень широкое распространение получили ИС на МДП-транзисторах. На основе МДП технологии
создаются схемы со средней (регистры, счетчики, сумматоры)
и высокой (постоянные и оперативные ЗУ и микропроцессоры)
степенью интеграции.
МДП ИС имеют относительно простую конструкцию,
технологичны, обеспечивают высокий процент выхода годных
и не требуют дополнительной изоляции элементов в схеме.
При одинаковом уровне технологического процесса МДПтранзисторы имеют меньшие размеры по сравнению с биполярными элементами, что позволяет повысить степень интеграции. МДП СБИС содержат в настоящее время десятки и
сотни миллионов транзисторов и предполагается, что это число
в ближайшее время достигнет миллиардов.
Рис. 1. Структура МДП-транзистора: 1 – исток, 2 – сток, 3 – затвор
7
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
Можно легко получить представление о пределах сокращения геометрических размеров элементов. Специально для этого
был создан систематический метод, известный как метод масштабирования. Сущность его состоит в следующем. Транзисторы
некоторой конкретной ИС спроектированы таким образом, что
имеют требуемые параметры. Если теперь все размеры сократить
пропорционально в n раз, то характеристики и параметры транзисторов останутся неизменными при условии, что во столько же
раз сокращены напряжения питания. Такой принцип позволяет
систематизировать процесс проектирования, так как, рассчитав
параметры некоторого оптимального транзистора в рамках определенной технологии, можно в дальнейшем воспользоваться
масштабным множителем, сохраняя при переходе к другой технологии все характеристики неизменными. При этом время задержки отдельного элемента уменьшится в n раз, а рассеиваемая
мощность уменьшится в n2 раз.
Метод масштабирования является достаточно гибким и
позволяет осуществлять проектирование, руководствуясь различными критериями. Так, существуют правила проектирования при неизменном напряжении питания и постоянной напряженности поля. Имеются правила, минимизирующие время
запаздывания сигнала или обеспечивающие минимум мощности рассеяния. Могут существовать также группы различных
масштабных коэффициентов. Ставя целью реализовать тот или
иной конкретный параметр (время запаздывания, размеры,
мощность рассеяния и т. д.), задаются требуемыми значениями
этого параметра и, используя тот или иной метод, находят значения прочих параметров. Если все они допустимы в рамках
выбранной технологии, то приступают к изготовлению.
Можно утверждать, что реализация СБИС с МДП логикой
и выполнение закона Мура, т. е. экспоненциальный рост числа
компонентов на одном кристалле, стали возможными благодаря применению метода масштабирования на заключительном
этапе разработки.
В основе изготовления МДП ИС, так же, как и биполярных ИС, лежит планарная технология. Однако число технологических операций, необходимых для создания классической
8
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
МДП-схемы, значительно меньше, и поэтому процесс изготовления МДП ИС является менее критичным и сложным.
В отличие от биполярных транзисторов, принцип действия которых основывается на процессах переноса двух различных типов носителей, принцип действия МДП-структур основан на перемещении только основных носителей заряда. По
способу формирования МДП-транзисторы подразделяются на
транзисторы с индуцированным и встроенным каналами. В зависимости от типа проводимости канала различают транзисторы с каналами n- и p-типа.
Рассмотрим устройство и принцип действия МДПтранзистора с индуцированным каналом p-типа, показанного на
рис. 1. В кремниевой подложке с проводимостью n-типа и
удельным сопротивлением 1-10 Ом⋅см с помощью ионной имплантации или диффузии создаются две сильно легированные
области p+-типа с поверхностной концентрацией 1018-1020 см-3.
Эти области, расположенные на небольшом расстоянии друг от
друга (в современных транзисторах l может составлять всего 45
нм), называют соответственно областями истока и стока. При
определенных условиях между этими областями создается канал проводимости. Исток является областью транзистора, поставляющей основные носители в канал, а сток выполняет
функции электрода, собирающего основные носители из канала. Управляющим входным электродом МДП-транзистора является затвор, перекрывающий область между стоком и истоком. Затвор изолирован от полупроводниковой подложки
тонким слоем диэлектрика, поэтому входное сопротивление
МДП-транзистора обычно составляет 1012 – 1015 Ом. В схемах с
не слишком большой степенью интеграции в качестве диэлектрика используют слой диоксида кремния, такие структуры называют МОП-транзисторами.
При рассмотрении принципа действия МДП-транзисторов
необходимо учитывать электрический заряд, присутствующий
в подзатворном диэлектрике и на границе раздела полупроводник – диэлектрик. Влияние такого заряда эквивалентно влиянию дополнительного потенциала на затворе.
9
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
Принцип действия МДП-транзистора основан на полевом
эффекте, т. е. на модуляции поверхностной проводимости полупроводника поперечным электрическим полем. Управление
током в выходной цепи МДП-транзистора осуществляется
электрическим полем, создаваемым входным напряжением.
Когда на затворе отсутствует напряжение, p-n переходы, образованные областями стока, истока и подложкой, включены навстречу друг другу, т. е. сопротивление между истоком и стоком велико. Присутствие в окисле положительного заряда
вызывает образование в подложке на границе раздела между
полупроводником и диэлектриком слоя с повышенной концентрацией электронов. Дополнительное накопление поверхностного заряда может быть обусловлено разностью работ выхода
электронов для подложки и материала затвора.
Для нейтрализации накопленного заряда на затвор подается компенсирующее напряжение. Оно называется напряжением
плоских зон. С увеличением отрицательного напряжения на затворе вблизи поверхности полупроводника образуется слой положительно заряженных атомов донорной примеси, т. к. электроны, связанные с ними, вытесняются из прилегающей к
затвору приповерхностной области. Поскольку при этом концентрация электронов в приповерхностном слое уменьшается,
его называют обедненным слоем. Но уменьшение концентрации электронов сопровождается увеличением концентрации
дырок. При некотором значении напряжения на затворе концентрация электронов будет равна концентрации дырок и поверхностный слой будет иметь собственную проводимость.
Дальнейшее увеличение напряжения на затворе приведет к появлению инверсного слоя с проводимостью p-типа, т. е. образуется канал. Напряжение на затворе, при котором образуется канал, соединяющий области стока и истока, называется
пороговым напряжением и равняется
U 0 = 2ϕ F −
Q0 Qs
−
+ ϕc ,
C 0 C0
10
(1.1)
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
где ϕ F – потенциал Ферми, определяющий положение уровня
Ферми в данном полупроводнике относительно уровня Ферми
в полупроводнике с собственной проводимостью; ϕ c – контактная разность потенциалов в структуре МДП; Qs – удельный
поверхностный заряд на границе раздела между диэлектриком
и полупроводником; Q0 – удельный заряд обедненного слоя;
С0 – удельная емкость диэлектрика, определяемая по формуле
плоского конденсатора:
C0 =
ε iε 0
,
(1.2)
d
где d и εi – толщина слоя диэлектрика и его диэлектрическая
проницаемость соответственно.
Итак, пороговое напряжение складывается из следующих
трех составляющих:
а) напряжения, нейтрализующего поверхностный заряд;
б) напряжения, компенсирующего контактную разность
потенциалов;
с) напряжения, необходимого для создания собственного
инверсионного слоя, т. е. для накопления у поверхности неосновных носителей заряда после создания обедненного слоя под
затвором.
Таким образом, при напряжении на затворе выше порогового в МДП-транзисторе индуцируется канал, проводимость
которого будет увеличиваться с ростом (по абсолютной величине) напряжения на затворе.
При приложении отрицательного напряжения к стоку, при
фиксированном напряжении на затворе U g , превышающем пороговое, дырки начинают перемещаться от истока к стоку по
индуцированному каналу. Протекание тока стока создает омическое падение напряжения вдоль канала, поэтому происходит
компенсация действия напряжения приложенного к затвору.
Это уменьшает концентрацию дырок в направлении от истока к
стоку, т. е. к сужению канала. Ширина обедненной области под
инверсным слоем в этом направлении увеличивается вследствие возрастания разности потенциалов между подложкой и каналом. Увеличение напряжения на стоке приводит к возрастанию тока стока.
11
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
Увеличение тока будет происходить до тех пор, пока напряжение на стоке не достигнет значения U ds = U g − U 0 . При
этом напряжении канал перекрывается и транзистор переходит
в режим насыщения по току. Любое дальнейшее приращение
напряжения на стоке приводит к увеличению обедненной области канала, на которой происходит дополнительное падение
напряжения.
Механизм протекания тока при этом следующий. В инверсном слое канала ток обусловлен дрейфом дырок под действием продольного электрического поля. В области перекрытия
канала дырки под действием сильного электрического поля обратно смещенного перехода «сток–подложка» ускоряются и
переходят в область стока.
В режиме насыщения происходит сравнительно небольшое уменьшение длины канала при довольно значительном изменении напряжения на стоке. Напряжение на канале остается
практически постоянным, поэтому ток стока медленно возрастает с увеличением напряжения на стоке U d . При превышении
напряжения U d некоторого критического значения происходит
пробой транзистора.
Таким образом, на выходных (стоковых) характеристиках
МДП-транзистора I d = f (U d ) можно выделить четыре области,
соответствующие следующим режимам:
1. Режим осечки при U g < U 0 . В этом случае ток стока
имеет крайне малые значения.
2. Ненасыщенный режим, при U d ≤ U g − U 0 соответствующий крутой области стоковой характеристики. Напряжение
на затворе достаточно для индуцирования токопроводящего
канала. Ток стока зависит как от напряжения на затворе, так и
от напряжения на стоке.
3. Режим насыщения, при U d > U g − U 0 соответствующий пологой области стоковой характеристики. В этой области
ток практически перестает зависеть от напряжения стока.
4. Пробой МДП-транзистора. При этом ток стока резко
возрастает, что может быть обусловлено лавинным пробоем
12
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
стокового p-n-перехода или смыканием областей пространственного заряда стока и истока. Последний эффект играет важную роль в современных короткоканальных транзисторах, для
его устранения приходится принимать специальные меры.
Аналитический расчет характеристик МДП-транзисторов
является весьма сложной задачей, которая в общем случае может быть решена только в одномерном приближении для транзисторов с достаточно большой длиной канала. Для расчетов
характеристик короткоканальных транзисторов используются
двумерные модели, в которых они определяются в результате
численного решения уравнений непрерывности и Пуассона.
Наиболее приемлемым для аналитических расчетов является
приближение плавного канала, которое позволяет отдельно
рассматривать продольную и поперечную составляющие электрического. Это приближение обеспечивает получение простых
выражений, которые с приемлемой точностью описывают
МДП-транзисторы. В частности, достаточно часто используются следующие выражения, описывающие статические характеристики соответственно в крутой и пологой областях, т. е. в
ненасыщенном режиме и в режиме насыщения:
I d = k [2(U g − U 0 )U d − U d2 ] ,
I d = k (U g − U 0 ) 2 ,
(1.3)
(1.4)
где k – удельная крутизна транзистора.
Параметр k зависит от электрофизических свойств МДП
структуры и геометрии канала и определяется как
k=
ZC0 μ
,
2l
(1.5)
где μ – подвижность основных носителей заряда в канале, Z –
ширина канала.
13
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
Усилительные свойства МДП-транзистора характеризуются малосигнальными параметрами, которые определяются как
частные производные от токов и напряжений на электродах
прибора. Эти параметры имеют смысл во всех рабочих областях и могут применяться для описания работы транзистора как
в режиме насыщения, так и в ненасыщенном режиме. Одним из
важнейших параметров является крутизна по затвору, определяемая частной производной
S=
∂I d
∂U g
(1.6)
при постоянных напряжениях на стоке и подложке.
Другим важным параметром является выходное дифференциальное сопротивление, оно равно
Rd =
∂U d
∂I d
(1.7)
и определяется при постоянных напряжениях на затворе и подложке. Еще одним важным параметром является коэффициент
усиления по напряжению
M =
∂U d
,
∂U g
(1.8)
определяемый при постоянном токе стока. С учетом соотношений (1.6) и (1.8) выражение для коэффициента усиления по напряжению может быть переписано в виде
M = SRd .
(1.9)
Время задержки и частотные свойства МДП-транзисторов
определяются временем пролета носителей через канал и временем перезарядки емкости, образующейся между затвором и
подложкой, через сопротивление канала. Поскольку в совре14
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
менных транзисторах время пролета через канал чрезвычайно
мало по сравнению с постоянной времени цепи затвора, то
влиянием этого фактора, как правило, можно пренебречь. В современных БИС чаще приходится учитывать задержку на распределенных линиях передачи, возникающих в межсоединениях схемы из-за наличия паразитных емкостей.
Следует отметить, что первые цифровые ИС выполнялись
на транзисторах с каналами p-типа. Дело в том, что в те годы
оксидные слои имели низкое качество, невысоким было и качество границ раздела кремний-диоксид кремния. В результате
встроенный заряд вызывал инверсию на поверхности подложки
p-типа, это затрудняло создание транзисторов с каналами nтипа.
Благодаря совершенствованию технологии изготовления
БИС и, в частности, использованию процесса ионной имплантации, удалось преодолеть трудности, связанные с подбором
порогового напряжения и стало возможным изготовлять приборы с n-каналами. При этом за счет того, что подвижность
электронов в кремнии выше подвижности дырок, удалось добиться больших быстродействия и степени интеграции.
В настоящее время широко используются как n-, так и pканальные устройства, а также устройства, использующие оба
типа приборов, т. е. так называемые КМДП-схемы.
Использование кремниевой подложки при производстве
современных СБИС приводит к возникновению ряда трудностей, в том числе: появлению существенных токов утечки и
усилению влияния паразитных емкостей сток – подложка и исток – подложка. Одним из способов улучшения ИС, ведущим к
уменьшению потребляемой мощности и времени задержки
сигнала, является выращивание эпитаксиального слоя кремния
на слое изолятора. Эту технологию называют КНДтехнологией. Основными преимуществами ее являются увеличение быстродействия элементов, уменьшение токов утечки и
увеличение быстродействия. Одним из перспективных вариантов КНД-технологии является технология SIMOX (Separation
by implantation of oxygen), т. е. изоляция при помощи имплантации кислорода.
15
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
1.2. Основные принципы построения МДП ИС
Структуры металл – диэлектрик – полупроводник, используемые в качестве элементов МДП ИС, могут выполнять функции усиления, генерации и преобразования электрических сигналов, т. е. те же функции, которые выполняются биполярными
транзисторами. Наряду с этим МДП-структуры можно использовать в качестве конденсаторов и резисторов, номинальные
значения которых изменяются в определенных пределах при
изменении потенциала, приложенного к управляющему электроду. Кроме того, МДП-структуры могут также выполнять
функции элементов памяти.
Особенно широко МДП-транзисторы применяют при построении цифровых ИС. Это обусловлено относительной простотой их конструкции, хорошими характеристиками переключения, многофункциональностью, самоизолируемостью, а
также малыми размерами и низкой потребляемой мощностью.
Цифровые МДП ИС состоят, как правило, только из МДПтранзисторов, т. к. функции пассивных элементов могут эффективно выполнять они сами. МДП-схемы являются схемами
с непосредственными связями, поэтому в них отсутствуют конденсаторы связи. По принципу действия МДП ИС можно разделить на статические и динамические. Логические ИС статического типа выполняют как на МДП-транзисторах с каналами
одного типа проводимости, так и на МДП-транзисторах с взаимодополняющими типами проводимости, т. е. на КМДПструктурах.
Базовым элементом как p- канальных, так и n- канальных
МДП ИС является инвертор. Инверторы лежат также в основе
КМДП ИС. На рис. 2 приведены схемы инверторов на МДПтранзисторах с каналами p- типа. Транзистор VT1, исток которого включен с заземленной шиной питания, является активным (ключевым), а транзистор VT2 – нагрузочным, т. е. выполняет функцию резистора. Использование в качестве
нагрузки нормально открытых транзисторов позволяет отказаться от применения диффузионных резисторов, занимающих
на подложке значительную площадь. Для обеспечения четкой
16
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
работы инвертора необходимо, чтобы сопротивление нагрузки
по крайней мере на больший порядок превышало сопротивление открытого ключевого транзистора. Затвор нагрузочного резистора подключается к источнику напряжения смещения,
имеющему по абсолютной величине уровень напряжения, чем
напряжение источника питания (рис. 2а), или непосредственно
к источнику питания (рис. 2б). В инверторе с источником смещения нагрузочный транзистор представляет собой квазилинейную нагрузку. Напряжение источника смещения должно
быть таким, чтобы он работал только в крутой области выходных характеристик. В инверторе с одним источником питания
нагрузочный транзистор используется в качестве нелинейной
квадратичной нагрузки. В этом случае транзистор VT2 работает в пологой области выходных характеристик.
Ucм
V T2
Uп
Uп
VT
2
Вых
Вых
F=A
F=A
V T1
VT
1
Вх
А
Вх
А
a)
б)
Рис. 2. Схемы инвертора на МДП-транзисторах:
а) инвертор с квазилинейной нагрузкой;
б) инвертор с нелинейной нагрузкой
17
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
Инвертор может находиться в одном из двух стационарных
состояний, соответствующих уровням логического нуля или
логической единицы на выходе, а также в стадии переключения
из одного стационарного состояния в другое. Как уже отмечалось выше, МДП-транзистор является быстродействующим
прибором. Однако в инверторе фактическое время переключения оказывается существенно больше, чем время переключения
отдельного транзистора. Это связано с влиянием паразитной
емкости, которую необходимо перезаряжать в течение переходного процесса, а в современных СБИС еще и задержкой в
соединениях между элементами. Таким образом, одно из условий создания быстродействующих МДП ИС с минимальной
потребляемой мощностью состоит в минимизации паразитных
емкостей и уменьшении длины внутрисхемных соединений.
1.3. Проектирование топологии МДП ИС
Проектирование топологии МДП ИС является более простым по сравнению с проектированием ИС на биполярных
транзисторах (со сравнимой степенью интеграции). Во-первых,
это обусловлено относительной простотой технологии изготовления МДП ИС, особенно ИС с каналами одного типа проводимости. Во-вторых, относительная простота может быть объяснена особенностями схемотехнического построения МДП
ИС, при котором МДП-транзистор является единым и единственным типовым элементом схемы, а между отдельными элементами используются непосредственные связи.
Главная цель разработки топологии МДП ИС, как впрочем
и ИС на основе биполярных транзисторов, заключается в максимально эффективном использовании площади кристалла.
Однако необходимо учитывать, что характеристики МДП ИС, в
частности динамические, сильно зависят от паразитных емкостей и сопротивлений, определяемых конкретной топологией.
Поэтому необходимо принимать компромиссные решения, которые учитывали бы оптимальное использование площади и
получение достаточно хороших характеристик ИС. В современных условиях при проектировании топологии используются
18
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
специализированные пакеты программ, которые при генерации
топологии, т. е. создании набора литографических шаблонов,
используют ряд критериев. В частности, если создается полузаказная схема на основе выбранной элементной базы и технологического процесса, то основные характеристики схемы будут зависеть от геометрических размеров элементов, плотности
их размещения, общей протяженности соединений между элементами, а также количества уровней металлизации. Это обусловлено тем, что при таком подходе все физические структуры определены, т. е. известны удельное сопротивление
подложки, поверхностные сопротивления легированных областей, материалы, используемые для формирования контактов и
внутрисхемных соединений.
В МДП ИС используются только прямоугольные конфигурации транзисторов, отличающиеся лишь различными отношениями ширины к длине канала в зависимости от требуемого
значения крутизны характеристик транзистора. Для реализации
МДП ИС используют различные варианты планарной технологии. Например, для создания процессорных СБИС с числом
транзисторов, составляющем несколько десятков миллионов, в
настоящее время широко используется так называемая технология напряженного кремния, позволяющая создавать МДПтранзисторы с минимальной длиной канала, составляющей
45 нм. Таким образом, технологические возможности конкретного процесса изготовления МДП ИС накладывают целый ряд
ограничений на топологию проектируемой схемы.
Топологией схемы определяются размеры и параметры
всех паразитных емкостей, сопротивлений и паразитных МДПтранзисторов. Влияние паразитных емкостей учитывается исходя из значений удельных емкостей и площадей, занимаемых
ими.
Внутрисхемные соединения в МДП ИС выполняются с помощью одно- или многоуровневой металлизации, а также с помощью сильно легированных областей в подложке. Их применение в качестве межсоединений позволяет уменьшить число
слоев металлизации и обеспечивает дополнительные возможности для реализации пересечений проводников и наиболее
19
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
полном использовании площади кристалла. Однако необходимо учитывать влияние паразитных сопротивлений, связанных с
такими соединениями. Паразитные сопротивления, включенные во входные цепи транзисторов, т. е. соединенные последовательно с затворами, приводят только к задержке управляющих сигналов, поступающих на транзисторы. Поскольку
входные сопротивления транзисторов велики, то амплитуды
сигналов не искажаются. Если паразитное сопротивление находится в цепи стока или истока, т. е. включено последовательно
со стоком или истоком, то его влияние оказывается более существенным. В частности, последовательное сопротивление в
цепи исток – сток уменьшает крутизну выходных характеристик транзисторов.
Очень важно в процессе разработки топологии учитывать
возможность исключения паразитных транзисторов. Паразитные МДП-транзисторы образуются при пересечении шинами
разводки сильно легированных областей одного типа проводимости. Так как металлизация проходит по достаточно толстому
слою диэлектрика, то пороговое напряжение таких транзисторов обычно выше 15 В и их крутизна невелика. Тем не менее
паразитные транзисторы могут увеличивать потребляемую
мощость, уменьшать уровни входных напряжений, снижать
входное сопротивление и в определенных условиях полностью
нарушать работу схемы.
При разработке КМДП ИС вероятность образования паразитных транзисторов увеличивается по сравнению с МДП ИС
на транзисторах с каналами одного типа проводимости. Это
объясняется тем, что в топологии КМДП ИС увеличивается
число сильно легированных областей и всегда под металлом
разводки, соединяющей затворы транзисторов n- типов и p- типов проводимости, образуется инверсный слой. Для уменьшения влияния паразитных транзисторов обычно используют следующие способы:
а) увеличивают толщину изолирующего слоя окисла или
вместо окисла используют диэлектрик с низкими значениями
диэлектрической проницаемости. Это приводит к уменьшению
20
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
крутизны паразитного транзистора и увеличению его порогового напряжения;
б) сознательно увеличивают плотность поверхностных состояний на границе «изолирующий диэлектрик – подложка»,
поскольку плотность поверхностных состояний существенно
зависит от условий обработки подложки, способа формирования изолирующего диэлектрика и вида используемого диэлектрика;
в) увеличивают длину канала паразитного транзистора путем соответствующего выбора конфигурации разводки;
г) создают охранные области путем дополнительного легирования.
Последний метод заключается в формировании под шинами металлизации областей с повышенной поверхностной концентрацией примеси того же типа, что и в подложке. Охранные
области могут быть использованы в качестве шин питания или
земли. Это позволяет упростить реализацию пересечений в
структуре. Процесс проектирования топологии МДП ИС на
транзисторах одного типа проводимости характеризуется присущими ему особенностями. В частности, топология транзисторных структур выбирается прежде всего из требований
снижения уровня логического нуля и повышения уровня логической единицы.
В КМДП-схемах, благодаря экстремальным и фиксированным уровням нуля и единицы (U 0 = 0; U1 = U п ) , не зависящим
от параметров транзисторных структур и, следовательно, от их
топологии отпадает необходимость моделирования топологии с
учетом статических требований. Это позволяет проектировать
топологию схемы с оптимальными динамическими характеристиками, т. е. высоким быстродействием при минимальном
уровне потребляемой мощности. В этом заключается принципиальное отличие топологического проектирования КМДП ИС
от проектирования ИС, основанных на транзисторах с каналами одного типа проводимости. Для улучшения характеристик
ИС, в частности, для увеличения быстродействия и уменьшения потребляемой мощности необходимо уменьшать как отношение ширины канала к его длине, так и абсолютную величину
21
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
длины канала. Поэтому при проектировании полузаказных ИС
длина канала транзистора выбирается равной минимально допустимому значению. Ширину канала определяют из требований, предъявляемых к крутизне характеристик. При разработке
топологии КМДП ИС необходимо учитывать особенности их
структуры, которая состоит из чередующихся областей с различными типами проводимости. Можно сказать, что в областях
одного типа проводимости создаются ключевые подсхемы, а в
областях с противоположным типом проводимости – нагрузочные. Поскольку МДП-транзисторы с каналами противоположных типов проводимости схемотехнически взаимосвязаны, то
их следует размещать так, чтобы длина внутрисхемных соединений между ними была минимальной. Поэтому все транзисторы размещаются вдоль границ, разделяющих n- и p- области
подложки.
После определения размеров ключевых и нагрузочных
транзисторов приступают к разработке топологии интегральной схемы. Для этого устанавливаются принципы размещения
транзисторных структур и порядок размещения физических
структурных областей, а также принципы выполнения межсоединений между элементами схемы. В частности, необходимо
определить те транзисторы, которые соединяются между собой
с помощью сильно легированных областей, и число слоев металлизации, которое будет использовано при создании данной
ИС. Топология МДП ИС тесно связана со структурой принципиальной электрической схемы. При проектировании не только
полузаказных, но даже заказных ИС широко используются
стандартные функциональные узлы и блоки с хорошо разработанной топологией. Поэтому, выделяя наиболее общие и характерные элементы структур электрических схем, можно упростить построение топологического чертежа по принципиальной
схеме. Так, в цифровых МДП ИС легко выделяются последовательные и параллельные цепочки МДП-транзисторов.
Последовательные цепочки легко реализуются в виде чередующихся сильно легированных областей и металлизированных полосок. Способ построения топологии параллельных цепочек зависит от степени интеграции ИС, технологии ее
22
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
изготовления, расположения цепочек в схеме, а также особенностей построения схемы.
1.4. Проектирование современных СБИС,
основанных на транзисторах
с нанометровым базовым размером
1.4.1. Нанотранзисторы и принцип масштабирования
Упоминавшийся выше принцип масштабирования, по сути
дела, является принципом подобия, предполагающим независимость физических явлений и соответствующих моделей
транзисторов от их масштабов. Однако давно стало ясно, что
уменьшение размеров транзисторов приводит к появлению новых эффектов. При переходе от транзисторов микронного размера к субмикронным МДП-транзисторам было замечено, что
уменьшение длины канала транзистора на каждые 100 нм требует создания новой его модели. В частности, если при описании длинноканальных транзисторов основным приближением
было приближение плавного канала, в котором продольная и
поперечная составляющие поля рассматриваются независимо,
то в короткоканальных структурах распределение поля становится существенно двумерным.
Если при неизменной концентрации легирующей примеси
сокращать длину канала, то в конце концов она станет сравнимой с толщиной обедненных слоев p-n-переходов стока и истока. При этом распределение потенциала в канале будет равным
образом определяться поперечным полем, обусловленным напряжением затвор – подложка, и продольным полем, инициированным напряжением стока транзистора. Двумерный характер распределения потенциала существенно изменяет
подпороговый участок характеристики прибора, обусловливает
нежелательную зависимость порогового напряжения от длины
канала и напряжений смещения на электродах, уменьшает выходное сопротивление, препятствуя отсечке канала. При повышенных напряженностях полей, характерных для короткоканальных приборов, становится важной полевая зависимость
23
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
подвижности, которая в конечном счете приводит к насыщению дрейфовой скорости. При еще больших полях в окрестности стокового перехода начинается ударная ионизация, становится существенной дополнительная проводимость по
подложке и происходит так называемое включение паразитного
биполярного транзистора. Высокие значения напряженности
электрического поля могут приводить также к «разогреву» носителей заряда и их инжекции в подзатворный диэлектрик.
Все перечисленные короткоканальные эффекты усложняют
работу прибора и ухудшают его характеристики. Следовательно, в практике проектирования и конструирования следует
стремиться к минимизации этих эффектов.
Уменьшение длины канала в соответствии с принципом
масштабирования требует пропорционального уменьшения
толщины подзатворного диэлектрика. Однако традиционно используемый в МОП-технологии в качестве подзатворного диэлектрика диоксид кремния при толщинах, меньших двух нанометров, теряет свои изолирующие свойства. Поэтому в
современных нанотранзисторах в качестве подзатворных используют диэлектрики с высоким значением диэлектрической
проницаемости, например оксинитриды гафния и кремния.
Применение этих диэлектриков затрудняется двумя обстоятельствами. Во-первых, при контакте с кремнием эти материалы разлагаются, поэтому поликремний не может использоваться в таких структурах в качестве материала затвора. Во-вторых,
применение этих материалов приводит к дополнительному рассеянию носителей заряда на поверхности, уменьшению их подвижности. Для уменьшения этого эффекта в настоящее время
широко используется так называемая технология напряженного
кремния. В ней используется зависимость подвижности носителей заряда от деформации подложки. Известно, что при одноосном растяжении кремния в направлении движения носителей заряда подвижность электронов увеличивается. Для
создания одноосного растяжения в технологии «напряженного
кремния» используют нанесенные на поверхность пластины
слои нитрида кремния. Для создания деформации сжатия, увеличивающей подвижность дырок, в этой технологии использу24
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
ют кремний-германиевые области, формируемые в кремниевой
подложке.
Еще одной проблемой, возникающей при создании нанотранзисторов, является смыкание областей пространственного
заряда стока и истока даже при нулевом смещении на стоке.
Следовательно, и во всем диапазоне стоковых напряжений такой транзистор будет работать в режиме смыкания (прокола). В
этом случае электроны из истока (n- канальный транзистор)
инжектируются непосредственно в объем обедненной области
канала, где они подхватываются электрическим полем и сразу
же собираются стоком. Для уменьшения этого эффекта используют дополнительное легирование подзатворной области и,
кроме того, создают дополнительные слабо легированные области стока и истока, сопротивления которых включается последовательно с сопротивлением канала. Таким образом, мы
видим, что переход к нанотранзисторам требует дополнительного физико-технологического и физико-топологического моделирования и проектирования микросхем и создания новых
моделей их базовых компонентов.
1.4.2. Проблемы проектирования
и моделирования СБИС
Одновременное увеличение количества транзисторов на
кристалле и уменьшение их размеров приводит к тому, что поведение цифровых элементов становится аналоговым, и при
разработке даже цифровых СБИС нельзя ограничиться только
логическим моделированием. Требуется детальный схемотехнический анализ и моделирование на электрическом уровне.
Традиционный
подход
к
моделированию
МДПтранзисторов основан на математическом моделировании с использованием элементарных алгебраических функций, дифференциальных уравнений в частных производных и их решении
численными методами. Для получения экономичной компонентной модели используют упрощающие допущения, которые
неизбежно приводят к потере достоверности моделирования и
нарастанию неопределенности в области применения данной
модели. Неопределенности возрастают при изменении техно25
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
логических процессов изготовления СБИС. Трудоемким становится процесс верификации (обоснования достоверности) модели.
При проектировании КМДП СБИС используется функционально-логическое, схемотехническое, физико-топологическое
и физико-технологическое проектирование и моделирование.
На протяжении последних десятилетий возможности моделирования постоянно отставали от темпов развития нанотехнологий и растущих потребностей полупроводниковой промышленности. Выше уже отмечалось, что уменьшение размеров
транзисторов на каждые 100 нм приводит к появлению новых
эффектов в МДП-транзисторах, для учета которых необходимо
создавать новые модели компонентов. Появление же новых
моделей порождает дополнительные проблемы проверки достоверности, точности, стандартизации и обучения персонала.
Кроме того, существует проблема быстродействия средств
моделирования, которая приводит к необходимости использования упрощенных моделей транзисторов и приближенных методов расчета электронных цепей. Возникают противоречия
между точностью вычислений и вычислительной эффективностью.
Важным фактором является то, что в настоящее время размеры элементов СБИС приблизились к фундаментальным физическим пределам. Кроме того, стали весьма существенными
перекрестные помехи, индуктивности и сопротивления шин
питания, паразитное потребление мощности в статическом режиме. Задержки даже в медных линиях связи сравнялись с задержками в вентилях. Емкостные паразитные связи и паразитные связи, обусловленные взаимными индуктивностями,
требуют дополнительной развязки линий передачи на кристаллах. В связи с уменьшением напряжения питания увеличилась
относительная величина помех на шинах питания и земли. Таким образом, возросло общее число параметров электрической
схемы.
Значительное влияние на выход годных кристаллов при
развитии нанотехнологий оказывает технологический разброс
параметров элементов схемы, приводящий к так называемому
26
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
параметрическому браку. Параметрический брак в настоящее
время превышает долю брака, возникающего по причине дефектов кремниевых пластин, и только моделирование с учетом
статистического разброса параметров элементов позволяет
спроектировать СБИС с максимальным процентом выхода годных кристаллов.
Современные программы классического схемотехнического моделирования позволяют анализировать электрические цепи, содержащие десятки тысяч элементов при использовании
типовых рабочих станций проектирования СБИС. При этом
широко используются программы типа SPICE (Simulation
Program with Integrated Circuit Emphasis), т. е. программы моделирования с ориентацией на интегральные схемы. Первая программа SPICE была разработана в Калифорнийском университете (Беркли).
SPICE – подобные системы моделирования используются в
основном для проектирования аналоговых и аналого-цифровых
цепей библиотечных элементов и стандартных ячеек полузаказных СБИС. Однако в силу указанных выше причин роль таких систем в настоящее время возрастет. Они позволяют решать следующие задачи проектирования:
• верификацию проекта в целом с учетом паразитных элементов, которые появляются после проектирования топологии
СБИС;
• оптимизацию отдельных блоков электрической цепи;
• выбор параметров с учетом их технологического разброса
с целью увеличения выхода годных кристаллов;
• статистический расчет выхода годных кристаллов;
• статистический расчет надежности, связанной со старением элементов, запасом помехоустойчивости и воздействием
внешних факторов;
• оптимизацию параметров в заданном температурном
диапазоне.
Противоположными свойствами обладают методы проектирования на логическом (вентильном) уровне, которые используют уравнения булевой алгебры и двоичные переменные.
Моделирование на вентильном уровне используется для пол27
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
ной функциональной верификации (проверки функционирования) проекта СБИС.
Попытки совместить быстродействие логического моделирования с возможностью предсказания динамических характеристик привели к появлению временного моделирования на переключательном уровне. В этом методе МДП-транзистор
моделируется линейным сопротивлением, которое включается
между выводами стока и истока с помощью идеального ключа.
Все емкости электрической цепи считаются подсоединенными
к «земле» и вентильные задержки вычисляются как произведения емкости на сопротивление. Такой подход позволяет получить непрерывные задержки (а не выбирать их из дискретного
ряда), учесть двунаправленное прохождение сигнала, статические распределения зарядов, неопределенные логические состояния.
Моделирование на переключательном уровне используется
для временной верификации проекта, выявления опасных состязаний и критических путей прохождения сигнала в цифровых и аналого-цифровых СБИС.
Для увеличения скорости моделирования SPICE-подобных
систем при минимальном снижении достоверности используются методы, которые первоначально были разработаны для
логического моделирования (методы ускоренного моделирования). К ним относятся, в частности:
• моделирование только активной части цепи, т. е. путей
распространения сигнала;
• учет временной неактивности (латентности) подсхем;
• применение табличных моделей активных элементов;
• применение различного временного шага и различных
численных методов для разных подсхем;
• применение макромоделей и сочетание различных методов моделирования на разных уровнях иерархии проекта СБИС
(гибридное электрологическое моделирование);
• моделирование на дискретной сетке переменных с использованием кусочно-линейных моделей и экспоненциальной
подгонки.
28
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
Сочетание этих методов позволяет увеличить скорость моделирования в 10–100 раз и настолько же увеличить предельную размерность моделируемой цепи. Главной характеристикой
таких
программ
является
предельный
размер
электрической цепи, которую можно проанализировать за приемлемое время.
Методы ускоренного схемотехнического моделирования
используются для более точной (по сравнению с логическим и
временным моделированием) временной верификации полностью заказных СБИС с учетом паразитных элементов, выбросов на шинах питания и земли, взаимовлияния сигналов в линиях передачи.
Недостатком методов ускоренного моделирования является
снижение достоверности полученного результата. Так, например, использование свойства латентности подсхем приводит к
необходимости принятия допущения о неактивности подсхем,
поскольку, строго говоря, подсхема бывает пассивной только
функционально, но не электрически. Действительно, помехи на
шинах питания и земли, а также межсоединениях воздействуют
на подсхему независимо от ее функциональной латентности.
Аналогично встает вопрос о критериях наступления события
при событийном управлении процессами моделирования. Кроме того, событийные алгоритмы основаны на транспортной
модели задержки сигнала, а не на аналоговой, которая имеет
место в реальной СБИС. Применение дискретной сетки переменных и табличных моделей ставит проблему выбора шага
дискретизации. При замене некоторых фрагментов СБИС их
макромоделями возникает проблема выбора требуемой погрешности макромодели и т. д. Таким образом, при производстве СБИС проблемы, связанные с их моделированием, выходят на первый план, так как отсутствие надежных моделей не
позволяет производить верификацию проекта на всех уровнях
проектирования.
Контрольные вопросы и упражнения
1. На каком эффекте основан принцип действия МДПтранзистора?
29
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
2. Какими параметрами характеризуются усилительные
свойства МДП-транзистора?
3. Чем определяются частотные свойства МДП-транзисторов?
4. Нарисуйте схему инвертора с нелинейной нагрузкой на
МДП-транзисторах с каналами n-типа.
5. Каковы преимущества КМДП ИС по сравнению с МДП
ИС на транзисторах с каналами одного типа проводимости?
6. Какие способы используются для уменьшения влияния
паразитных транзисторов при разработке топологии МДП ИС?
7. Каковы особенности проектирования топологии ИС на
МДП-транзисторах?
8. Чем отличаются принципы топологического проектирования КМДП ИС от принципов проектирования МДП ИС на
транзисторах с каналами одного типа проводимости?
9. Получите аналитические выражения для крутизны МДПтранзистора в линейной части ненасыщенной области и в области насыщения.
10. Объясните, почему использование процесса ионной имплантации улучшает характеристики МОП-транзисторов.
11. Получите выражение для порогового напряжения транзистора с n- каналом.
12. Объясните, почему МДП-транзисторам присуще свойство самоизолируемости?
13. Объединяя формулы для n- и p-МОП-транзисторов, получите формулу для напряжения переключения КМДПинвертора.
14. Найдите сопротивление нагрузочного транзистора в инверторе с квазилинейной нагрузкой.
15. Получите выражение для тока нагрузочного транзистора в инверторе с нелинейной нагрузкой.
16. Покажите, что включение последовательного сопротивления в цепь стока или истока МДП-транзистора приводит к
уменьшению крутизны выходной характеристики.
30
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
Глава 2
Базовые логические элементы
В результате развития микроэлектроники было выделено несколько типов интегральных логических устройств, имеющих
достаточно хорошие характеристики и позволяющих осуществлять реализацию тех или иных функциональных базисов. Эти базовые элементы являются элементной базой современных цифровых ИС и могут выпускаться в виде отдельных микросхем или
входить в состав функциональных узлов и блоков, реализованных в виде БИС или СБИС. Базовые элементы сертифицируются
и включаются в состав библиотек функциональных элементов, из
которых создаются заказные или полузаказные БИС (СБИС).
2.1. Основные параметры и характеристики
логических элементов
Логическое состояние любого элемента определяется значениями электрического потенциала на его входах и выходах. Элементы характеризуются следующей системой параметров:
• потенциалы, соответствующие уровням логического нуля и
логической единицы – U0 , U1;
• порог переключения Vп;
• число входов (коэффициент объединения по входу) M;
• входные токи I0вх (Uвх= U0) и I1вх (Uвх= U1);
• коэффициент разветвления по выходу (нагрузочная способность) N;
• устойчивость к помехам положительной и отрицательной
полярностей U+, U-;
• потребляемая мощность;
• задержки переключения t з01 из состояния 0 на выходе в состояние 1 и t 10
з из состояния 1 в состояние 0.
31
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
Параметры определяются по статическим и переходным характеристикам элементов. Основной статической характеристикой логических элементов является передаточная характеристика
U вх = f (U вх ) , т. е. зависимость потенциала на выходе от потенциала на одном из входов при постоянных значениях потенциалов на остальных входах. По типу передаточных характеристик
элементы делятся на инвертирующие, на выходе которых образуется инверсия входных сигналов (элементы НЕ, И-НЕ ИЛИ-НЕ
и др.), и неинвертирующие (элементы И, ИЛИ и др.).
При поступлении на входы устройства достаточно большой
по абсолютной величине помехи происходит переключение, не
предусмотренное нормальным логическим функционированием.
В схеме происходит сбой, т. е. ложное изменение информации на
выходе. Максимально допустимая величина потенциальной помехи, не вызывающая сбой в цифровой схеме, называется помехоустойчивостью. Величина
U л = U1 −U 0
(2.1)
называется логическим перепадом. Для повышения помехоустойчивости, очевидно, надо увеличивать величину логического
перепада. Максимальная величина логического перепада ограничивается напряжением питания, U п , таким образом, всегда выполняется соотношение
U + −U − ≤ Uп .
(2.2)
Задержки t з01 t 10
з , характеризующие быстродействие элементов, определяются с помощью переходных характеристик. Переходные характеристики представляют собой зависимости выходных напряжений от времени, возникающие при подаче на вход
потенциальных ступенек с уровнем, соответствующим уровню
логического перепада. Задержку в логическом элементе можно
приближенно считать суммой времен переключения транзисторов и перезарядки паразитных емкостей.
32
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
Большинство параметров существенно зависит от температуры. Поэтому всегда указывается рабочий диапазон температур,
в пределах которого параметры элементов имеют заданные значения. Задаваемый температурный диапазон определяется ожидаемыми условиями эксплуатации микросхем. Например, для
микросхем, предназначенных для работы в составе бортовой радиоэлектронной аппаратуры, типовой диапазон составляет –60 –
+125°С. Для микросхем, предназначенных для работы в менее
жестких условиях, обычно задают более узкий диапазон температур.
2.2. Методика проектирования
логических элементов
Базовые логические элементы проектируются, как правило,
как полузаказные схемы, когда этапы физико-технологического
и физико-топологического проектирования уже выполнены, физические структуры и размеры транзисторов определены и основное внимание уделяется функциональному и схемотехническому проектированию.
При таком подходе логический элемент рассматривается
как соединение компонентов (транзисторов, резисторов, диодов
и т. д.), каждый из которых выполняет определенные функции
преобразования электрического тока или потенциала. В результате этого выполняется заданная логическая функция, т. е. происходит определенное преобразование логических сигналов
(0 и 1), поступающих на входы элементов в виде потенциалов U 0
и U 1 , в выходные логические сигналы, также представляемые потенциалами U 0 и U 1 . В процессе схемотехнического проектирования логических элементов создается схема соединений компонентов,
обеспечивающая
необходимое
преобразование
электрических сигналов и удовлетворяющая заданным требованиям к ее параметрам.
Чтобы выполнить синтез электрической схемы элемента,
реализующего заданную логическую функцию, необходимо определить соответствие между электрическими логическими
функциями, выполняемыми различными компонентами. Общая
33
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
структура схемы представляется в виде соединения двух- и трехполюсных компонентов. Компоненты с большим числом полюсов, например, многоэмиттерные и многоколлекторные транзисторы представляются как совокупность нескольких компонентов. В этой обобщенной структуре выделяются узлы и ветви,
входящие в цепи передачи информации между логическими входами и выходами схемы. Эти узлы и ветви схемы называются
информационными. Остальные узлы и ветви обеспечивают режим работы компонентов в информационных цепях, необходимый для их нормального функционирования. Такие узлы и ветви
называют параметрическими.
Логическое состояние любого информационного узла определяется величиной его электрического потенциала, а состояние
информационной ветви – величиной и направлением протекающего тока. Потенциалы и токи могут быть как положительными,
так и отрицательными. В любом логическом элементе можно условно выделить направление движения информации (от входа к
выходу), а любую логическую ветвь (или часть ее) можно расположить параллельно этому направлению. При этом принято считать положительными токи, направление которых совпадает с
направлением движения информации, а отрицательными токи,
протекающие в обратном направлении.
Двухполюсные компоненты выполняют в информационных
ветвях только одну логическую функцию ТОЖДЕСТВЕННОСТЬ, однако соединение этих компонентов позволяет реализовать такие функции, как конъюнкция и дизъюнкция. На рис. 3
показаны соединения, объединяющие входные (втекающие или
вытекающие) токи. В этих соединениях выходной ток I0 течет,
если имеется ток хотя бы в одной входной ветви.
В соединении на рис. 3а направление протекания тока противоположно направлению передачи информации, поэтому наличие тока в ветви соответствует состоянию логического нуля.
Логическое состояние ветвей при таком соединении представляется таблицей истинности, из которой следует, что данное соединение реализует операцию конъюнкции: F = AB . В соединении на рис. 3б направление протекания тока совпадает с
направлением передачи информации, поэтому наличие тока в
34
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
ветви соответствует состоянию логической 1. В соответствии с
таблицей истинности это объединение выполняет функцию
дизъюнкции: F = A ∨ B . Таким образом, при объединении токов
реализуются операции конъюнкции или дизъюнкции в зависимости от направления протекания тока.
А
F
В
А
F
В
Информация
Информация
A
B
F
A
B
F
0
0
0
0
0
0
0
1
0
0
1
1
1
0
0
1
0
1
1
1
1
1
1
1
а)
б)
Рис. 3. Объединения токов, реализующие функции конъюнкции (а)
и дизъюнкции (б)
35
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
Соединение, показанное на рис. 4 (разветвитель), реализует
операцию «тождественность» ( F = A ). Такое соединение используется в схемах для разветвления логического сигнала.
F
А
F
А
F
F
Информация
Информация
Рис. 4. Разветвление токов, реализующее
операцию «тождественность» (повторение)
В ветвях объединителей и разветвителей тока (ОТ и РТ) могут включаться диоды, резисторы или транзисторы. Диодные ОТ
и РТ обеспечивают однонаправленное протекание тока. При этом
имеется два встречно включенных диода между любыми узлами
ОТ и выходными узлами РТ, обеспечивающих достаточно хорошую изоляцию этих узлов друг от друга. Резисторные ОТ и РТ
могут пропускать ток в любых направлениях в зависимости от
потенциалов входных и выходных узлов. Частным случаем резисторных ОТ и РТ (при R → 0 ) являются монтажные ОТ и РТ. Для
этих соединений характерно равенство потенциалов всех входных и выходных узлов. Если задать входные логические сигналы
в виде токов, то монтажные ОТ реализуют над ними логические
операции И (конъюнкция) либо ИЛИ (дизъюнкция), в зависимости от направления протекания тока. Поэтому такие объединители представляются как логические элементы, называемые Монтажное И, Монтажное ИЛИ. В МДП-схемах используются
только транзисторные и монтажные ОТ. Трехполюсным компонентом в современных цифровых ИС является биполярный, или
полевой, транзистор. При работе в ключевом режиме транзистор
36
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
имеет два логических состояния: открытое (режим насыщения
транзистора) и закрытое (режим отсечки). В зависимости от этого выходные ветви транзистора принимают различные логические состояния: 0 или 1 в соответствии с величиной и направлением протекания тока. При включении транзистора в
информационных цепях один из выводов (база, затвор) служит
логическим входом, второй – логическим выходом, третий может
использоваться либо как вход, либо как выход или находиться
при фиксированном значении потенциала. Различные варианты
включения n-канального МДП-транзистора и реализуемые при
этом логические функции показаны на рис. 5. Транзистор, работающий в ключевом режиме, можно рассматривать как простейший логический элемент, выполняющий при соответствующем
включении функцию инверсии (отрицания: F = A ).
При последовательном соединении n- канальных транзисторов логический выход одного из них подключается к входу
другого. В результате реализуется функция И-НЕ ( F = AB ). При
параллельном соединении n- канальных транзисторов логические
выходы объединяются монтажным соединением, в результате
выполняется операция ИЛИ-НЕ ( F = A ∨ B ).
Ключи на n-p-n- и n- канальных транзисторах открываются
при поступлении электрического сигнала (тока, потенциала) положительной полярности. Поэтому аналогичные включения биполярных n-p-n- транзисторов приводят к реализации тех же самых логических функций. Ключи на p-n-p- и p-канальных
транзисторах открываются сигналами отрицательной полярности, поэтому функциями, реализуемыми при последовательном и
параллельном соединениях таких транзисторов, являются ИЛИНЕ и И-НЕ соответственно.
Транзистор может использоваться в усилительном режиме.
В этом случае он не выполняет логических функций, а осуществляет необходимое преобразование тока или потенциала. Для
нормального функционирования компонентов в информационных ветвях требуется их подключение к шинам питания. Цепи
питания можно представить в виде узлов с постоянным потенциалом (0 и Uп), к которым компоненты информационных ветвей
подключаются непосредственно или через параметрические вет37
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
ви с источниками тока (ИТ). В качестве источников тока служат
резисторы или транзисторы (в МДП-схемах только транзисторы),
которые обеспечивают необходимые значения тока.
F=A B
F=A
А
А
Информация
B
Информация
а)
б)
F=AvB
B
А
Информация
в)
Рис. 5. Соединения транзисторов, реализующие функции:
а) Инверсия (НЕ), б) Шеффера (И-НЕ), в) Вебба (ИЛИ-НЕ)
38
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
В некоторые ветви схемы включаются компоненты, которые обеспечивают необходимую разность потенциалов между
узлами, т. е. они являются фиксаторами потенциала (ФП).
Синтезировать электрическую схему логического элемента,
выполняющего заданную функцию, можно, например, с помощью метода токовых графов. Метод основан на использовании
обобщенного представления разрабатываемой схемы с помощью
графа, вершинами которого служат функциональные компоненты (ФК), выполняющие определенные операции над токами и
потенциалами. В качестве ФК используют ОТ, РТ и транзисторные ключи ТК. Ветви графа, по которым течет ток, ориентируются в соответствии с его направлением. Ориентация указывается стрелками на концах ветвей. Набор ФК представляет собой
библиотеку функций (электрических и логических), достаточных
для реализации любой логической операции. Для каждого ФК
существует библиотека схемотехнических реализаций. Эта библиотека включает для каждой реализации набор характеристик и
параметров, необходимых для анализа синтезируемой схемы.
Синтез цифровых схем осуществляется путем перехода от заданного логического выражения к реализующему его токовому графу и последующей замены ФК их схемными вариантами. Эта
процедура выполняется следующим образом.
1. Для заданной логической функции находится ряд минимизированных форм представления (табл. 1). Для каждого из полученных выражений составляется исходный токовый граф включением ТК для реализации инверсии, ОТ для реализации
дизъюнкции или конъюнкции, РТ для разветвления сигнала (размножения логических переменных). Исходные графы содержат
ФК, необходимые для выполнения логических преобразований, но
их недостаточно для электрического функционирования схемы.
Далее для каждого узла полученного графа проверяют выполнение первого правила Кирхгофа, т. е. наличие как втекающих, так и вытекающих токов. Если втекающие или вытекающие
токи отсутствуют, то к данному узлу подключается ИТ, задающий или отбирающий ток. К выходным узлам схемы, если это
необходимо, подключают ФП, обеспечивающие заданные уровни U0 , U1.
39
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
а)
_
+
в)
б)
г)
д)
е)
ж)
з)
>>
=
Рис. 6. Условные обозначения вершин токовых графов:
а, б – транзисторные ключи; в, г – объединители токов; д, е – разветвители токов, ж – источник тока; з – фиксатор потенциала
40
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
Таблица 1
Формы представления логических функций
№
Форма представления1
1а Дизъюнктивная
(НЕ)-И-ИЛИ
1б Инверсно-конъюнктивная
(НЕ)-И-НЕ-И-НЕ
1в Инверсно-конъюнктивная
(НЕ)-ИЛИ-И-НЕ
1г Дизъюнктивно-инверсная
(НЕ)-ИЛИ-НЕ-ИЛИ
2а Конъюнктивная
(НЕ)-ИЛИ-НЕ
2б Инверсно-дизъюнктивная
(НЕ)-ИЛИ-НЕ-ИЛИ-НЕ
2в Инверсно-дизъюнктивная
(НЕ)-И-ИЛИ-НЕ
2г Конъюнктивно-инверсная
(НЕ)-И-НЕ-И
1
(НЕ) – инверсия входных переменных
Пример
A B ∨ A C ∨ CD
( AB )( AC )(CD )
( A ∨ B)( A ∨ C )(C ∨ D)
( A ∨ B) ∨ ( A ∨ C ) ∨ (C ∨ D)
( A ∨ C )( A ∨ D)( B ∨ C )
( A ∨ C ) ∨ ( A ∨ D) ∨ ( B ∨ C )
AC ∨ AD ∨ BC
( AC )( AD)( BC )
2. В полученных токовых графах ФК замещаются их возможными схемными реализациями. Выбор варианта схемной
реализации начинается с ТК, в качестве которого в биполярных
схемах обычно выбирается n-p-n-транзистор, а в МДП-схемах
n-канальные или комплементарные n- и p-канальные транзисторы. Затем выбираются источники тока ИТ, в качестве которых в схемах на МДП-транзисторах используются только транзисторы. Затем производится выбор ОТ и РТ. При этом
предпочтение отдается монтажным соединениям.
В результате из каждого графа получается несколько вариантов электрических схем. Для этих схем проверяются потенциальные условия переключения. Если эти условия не выполняются во входные или выходные ветви ТК, то включаются
ФП, обеспечивающие необходимые дополнительные падения
напряжения.
3. Проводится анализ возможностей физического совмещения компонентов схем в общей области полупроводника.
41
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
Например, как отмечалось выше, при последовательном соединении МДП-транзисторов целесообразно использовать одну
сильно легированную область в качестве стока одного транзистора и истока другого. Такие же возможности возникают и в
биполярных микросхемах. Например, диоды с общим анодом
можно интегрировать в диодную сборку, расположенную в общей p- области полупроводника. Если в качестве одного из
диодов сборки использовать коллекторный p-n-переход, а в качестве остальных диодов – эмиттерные переходы, то получим
вместо отдельных диодов интегральный компонент: многоэмиттерный транзистор. Такой вариант совмещения компонентов реализован в элементах транзистор-транзисторной логики
(ТТЛ).
Для отбора наиболее удачных решений с помощью специализированных программ производится численный расчет
параметров полученных схем. При этом для получения достоверных результатов генерируется топология каждого варианта,
что позволяет учесть наличие паразитных резисторов, конденсаторов и транзисторов в схеме. На практике наиболее часто
используется один из следующих критериев отбора:
- минимальная задержка при заданной потребляемой
мощности;
- минимальная потребляемая мощность при заданной задержке.
При этом проверяется также выполнение заданных требований к значениям помехоустойчивости и коэффициента разветвления N.
Описанная методика позволяет синтезировать различные
варианты как простых, так и сложнофункциональных элементов, а также схемы целых функциональных узлов. При использовании метода токовых графов необходимо учитывать специфику их схемотехнической и физической реализации.
Охарактеризуем основные типы базовых логических элементов.
42
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
2.3. Краткая характеристика
базовых логических элементов,
применяемых в современных ИС
Элементы ТТЛ. Основным компонентом элементов ТТЛ является многоэмиттерный транзистор, играющий роль ОТ и выполняющий функцию И (n-p-n-транзисторы). Коллектор этого транзистора подключается к базе транзисторного ключа, выполняющего
операцию инверсии (НЕ). В настоящее время при создании микросхем на элементах ТТЛ широко используются диоды и транзисторы Шоттки. В таких транзисторах параллельно коллекторному переходу включается диод Шоттки. Для контактов Шоттки в
кремниевых микросхемах обычно используют чистый алюминий,
алюминий, легированный кремнием, или силицид платины. Такие
контакты обеспечивают напряжение отпирания диода ~ 0,4 – 0,5 В.
При переходе транзистора в режим насыщения диод Шоттки открывается и шунтирует коллекторный p-n-переход. В результате
эффективный ток базы уменьшается, а ток коллекторного перехода
возрастает. Транзистор при этом работает вблизи границы насыщенного режима, который называется квазинасыщенным. Избыточный заряд, накопленный в базе квазинасыщенного транзистора
Шоттки, меньше заряда, накопленного в базе обычного транзистора. Поэтому время рассасывания этого заряда существенно меньше
в транзисторах Шоттки, чем в обычных транзисторах, а его быстродействие увеличивается. Таким образом, элементы ТТЛШ характеризуются высоким быстродействием, но мощность, потребляемая этими элементами, достаточно велика. Одним из путей
уменьшения потребляемой мощности является снижение напряжения питания. С учетом температурного дрейфа параметров и допустимых колебаний напряжения питания можно показать, что
схемы ТТЛШ сохраняют работоспособность при напряжениях питания U п ≥ 1,5...1,6 В. Соединение выходов нескольких элементов
ТТЛ на общей нагрузке позволяет реализовать операцию монтажное И, что дополнительно расширяет возможности элементов ТТЛ
и ТТЛШ.
Элементы И2Л. В цифровых микросхемах применяется ряд
базовых элементов, в которых используется такой же способ
43
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
реализации, с помощью ОТ и ТК, логических функций, как и в
элементах ТТЛ. В частности, такими элементами являются элементы И2Л (интегральной инжекционной логики). Стандартный
элемент И2Л содержит p-n-p-транзистор, который инжектирует
ток в базу многоколлекторного n-p-n-транзистора. Используется
подложка p-типа, на которой выращивается эпитаксиальная
пленка n- типа. Вслед за этим путем легирования акцепторной
примесью формируются базовые области вертикального транзистора и инжектор, затем создаются коллекторные области. Таким
образом, формируются вертикальные многоколлекторные n-p-nтранзисторы и латеральные p-n-p-транзисторы, эмиттеры которых инжектируют дырки в базы n-p-n-транзисторов и являются
источниками тока. Можно сказать, что в элементах И2Л используется несколько параллельных ТК, которые физически интегрированы с ИТ, реализованными на p-n-p-транзисторах. Логическая
операция И выполняется с помощью монтажных ОТ, объединяющих выходы различных элементов. Элементы И2Л занимают
на кристалле малую площадь, но по быстродействию существенно уступают элементам ТТЛ. Одной из разновидностей элементов И2Л являются элементы И2ЛШ, в которых используются
транзисторы Шоттки. Им присущи высокое быстродействие, характерное для транзисторов Шоттки и одновременно экономичность, характерная для И2Л ИС.
Элементы ШТЛ. Элементы Шоттки транзисторной логики
имеют на выходе диодный разветвитель тока, который обеспечивает разделение выходных цепей, чтобы с помощью монтажного
ОТ на выходе можно было бы реализовать операцию И. Таким
образом, элементы ШТЛ представляют собой многовыходные
инверторы, при монтажном соединении выходов которых выполняется операция НЕ-И. Применение на выходах диодов
Шоттки позволяет избегать перескоков напряжений логических
уровней и обеспечивает высокое быстродействие схемы. Для
изоляции ШТЛ-ключей используются p-n-переходы, образующиеся при создании коллекторных n областей. В результате схема содержит на один транзистор меньше, чем ТТЛ-схемы. В связи с существенно меньшим количеством компонентов элементы
ШТЛ занимают на кристалле площадь в 2 – 2,5 раза меньше, чем
44
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
элементы ТТЛ. Однако они обладают меньшими логическими
возможностями. Как показал опыт проектирования цифровых
устройств на базе многовыходных инверторов с применением
операции Монтажное И, количество таких элементов, требуемое
для реализации функциональных узлов, оказывается в полтора –
два раза больше, чем при проектировании таких же узлов на базе
элементов И-НЕ ТТЛ. Необходимость использования большого
числа элементов приводит к увеличению потребляемой мощности и возрастанию времени задержки переключения. Поэтому
общий выигрыш по площади кристалла, быстродействию и энергии переключения оказывается не столь значительным.
Uп
>>
>>
А
F
=
+
B
Рис. 7. Токовый граф логического элемента И-НЕ,
часто используемого в схемах ТТЛ
Элементы ТТЛ с повышенной помехоустойчивостью и
нагрузочной способностью. Для увеличения помехоустойчивости и коэффициента разветвления в элементах ТТЛ вместо простого транзисторного ключа часто используют сложные инверторы, содержащие несколько транзисторов. Для выполнения
операции И на входах включается ОТ, выполненный на многоэмиттерном транзисторе или сборке диодов Шоттки. Необходи-
45
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
мо отметить, что при переключении ток питания в элементах со
сложным инвертором возрастает в несколько раз по сравнению
со статическим режимом. Поэтому при увеличении частоты переключения мощность, потребляемая элементом со сложным инвертором, растет. В качестве особенности элементов со сложным
инвертором следует указать недопустимость соединения выходов нескольких схем, так как при этом резко возрастает потребляемая мощность и возможен выход схемы из строя.
В некоторых элементах ТТЛ вместо многоэмиттерных транзисторов или диодных сборок используют p-n-p-транзисторы,
включенные как эмиттерные повторители. Коллекторной областью таких транзисторов является общая p-подложка микросхемы. Такой p-n-p-транзистор имеет вертикальную структуру и
обеспечивает небольшой коэффициент усиления (5–10). В результате входной ток такого элемента оказывается в 5–10 раз
меньше, чем в описанных выше элементах ТТЛ. Помимо элементов И-НЕ достаточно широкое применение нашли сложнофункциональные элементы ТТЛ, в частности, элементы И-ИЛИ-НЕ.
Каждый такой элемент содержит несколько сборок, а в каждой
сборке содержится многоэмиттерный транзистор, выполняющий
операцию И над входными переменными. Параллельное включение сборок обеспечивает выполнение операции ИЛИ, а выходной
инвертор выполняет операцию НЕ. Подключение каждой сборки
увеличивает мощность, потребляемую таким элементом, и несколько снижает быстродействие из-за появления дополнительных паразитных емкостей. Поэтому число сборок в каждом элементе не превышает 6...8.
Элементы ЭСЛ. Элементы эмиттерно-связанной логики
(ЭСЛ) обладают наибольшим быстродействием во всем семействе биполярных логических элементов. Различные варианты элементов ЭСЛ реализуются на основе простейшей логической схемы – переключателя тока (ПТ). Переключатель тока, по
существу, представляет собой дифференциальный каскад. На базу транзистора, включенного в одно из плеч каскада, подается
опорное напряжение. Это плечо называется опорным. Полный
ток каскада I0 задается источником тока. На базу (вход) транзистора в другом плече (логическом) поступает логическая пере46
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
менная. Если потенциал на базе транзистора в логическом плече
меньше опорного напряжения, то этот транзистор закрыт и весь
ток протекает через опорное плечо. Если же на вход поступает
логическая единица, уровень которой превышает опорное напряжение, то этот транзистор открывается, опорный транзистор
закрывается и весь ток протекает через логическое плечо. Включение в логическое плечо нескольких транзисторов параллельно
позволяет реализовать операцию ИЛИ. Таким образом, элемент
ЭСЛ функционирует как логический элемент, выполняющий
операцию ИЛИ (выходом является коллектор опорного транзистора) и ИЛИ-НЕ (выход – соединенные коллекторы логических
транзисторов). Эффективным средством расширения функциональных возможностей схем ЭСЛ является многоярусное включение переключателей тока, когда ток I0 для ПТ верхнего яруса
задается с помощью ПТ, включенных в нижних ярусах. Например, схема с двухъярусным включением ПТ позволяет реализовать на выходах функции:
F0 = A ∨ B , F1 = A ∨ B , F2 = A ∨ B, F3 = A ∨ B .
Дополнительные логические возможности реализуются при
объединении выходов нескольких ПТ на общем коллекторном
резисторе. При этом реализуется операция «Монтажное И». При
увеличении числа ярусов возрастает количество и сложность
реализуемых функций. Максимальное число ярусов ограничивается заданным значением напряжения питания. Для увеличения
быстродействия транзисторы в схемах ЭСЛ работают в ненасыщенном режиме. Поэтому минимальное падение напряжения на
открытых транзисторах ограничивается напряжением коллектор – эмиттер транзистора на границе насыщения. В элементах
ЭСЛ часто применяются различные варианты базовых элементов, улучшающие те или иные характеристики элементов. В ряде
случаев используются элементы переключательно-токовой логики (ПТЛ), которые представляют собой элементы ЭСЛ безвыходных эмиттерных повторителей. Паразитная емкость в таких
элементах оказывается меньше, и элементы ПТЛ имеют меньшую задержку, чем стандартные элементы ЭСЛ при одинаковом
потреблении мощности. Однако отсутствие выходных эмиттер47
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
ных повторителей приводит к тому, что элементы ЭСЛ имеют
меньший коэффициент разветвления, чем элементы ЭСЛ. Для
увеличения помехоустойчивости элементов ПТЛ можно ввести
отрицательную обратную связь, подключив базу опорного транзистора вместо источника напряжения к инвертирующему выходу. При этом порог переключения изменяется при переключении
логического элемента из состояния 0 в состояние 1 (и наоборот)
и на передаточной характеристике появляется гистерезис. Ширина петли гистерезиса оказывается немного меньше величины
логического перепада, при этом помехоустойчивость увеличивается примерно вдвое. Однако во столько же раз увеличивается
время переключения.
В качестве разновидности ПТЛ можно рассматривать элементы непороговой логики (НПЛ), которые не содержат опорных
транзисторов и, по сути дела, являются логическим элементом
ИЛИ-НЕ, описанным в разделе 2.2. Этот элемент не имеет четко
выраженного порога переключения на передаточной характеристике, и его помехоустойчивость составляет всего несколько
милливольт. Изменение потенциала на выходе элемента НПЛ
начинается уже при небольших изменениях входного сигнала,
поэтому задержка переключения в логических цепях из таких
элементов оказывается в несколько раз меньше, чем в стандартных элементах ЭСЛ, ПТЛ. В биполярных схемах НПЛ в качестве
источника тока используется общий резистор, включаемый в
эмиттерную цепь. Для ускорения переключения транзисторов
параллельно этому резистору можно включить шунтирующую
емкость. Надо отметить, что элементы НПЛ легко реализуются
не только на биполярных транзисторах, но и на МДПтранзисторах, как n-, так и p- канальных.
Элементы ЭСЛ со стабилизацией уровня и порога переключения имеют постоянные значения U 0 , U1, Vп во всем диапазоне
рабочих температур и напряжений питания. Стабилизация этих
параметров обеспечивается благодаря включению дополнительной термостабилизирующей цепочки между коллекторами транзисторов переключателя тока и использованию специальной
схемы источника опорного напряжения.
48
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
Развитие микроэлектроники в последнее десятилетие характеризуется наиболее быстрым развитием схем, основанных на
МДП n- канальных и p- канальных транзисторах, а также КМДП
ИС, использующих как n-канальные, так и p- канальные транзисторы. Поэтому в следующем параграфе рассмотрим специфику
реализации КМДП-транзисторных логических элементов, широко используемых в современных СБИС.
2.4. Элементы на комплементарных
МДП-транзисторах (КМДПТЛ)
В элементах этого типа используются МДП-транзисторы
дополняющих типов проводимости (комплементарные), т. е. с nи p-каналами. Совместное включение комплементарных транзисторов позволяет реализовать логические схемы, практически не
потребляющие мощность в статическом режиме. Поэтому микросхемы КМДПТЛ имеют на два-три порядка меньшее энергопотребление в расчете на один вентиль, чем микросхемы других
типов, в частности, широко распространенные ТТЛ-схемы.
КМДПТЛ ИС широко используются в цифровой аппаратуре
среднего и высокого быстродействия и вычислительной технике.
Базовым элементом всех цифровых КМДП-схем считается
инвертор, состоящий из двух комплементарных транзисторов,
расположенных на общей подложке. Принципиальная схема такого инвертора показана на рис. 8.
Наилучший режим такого инвертора реализуется при условии, что пороговые напряжения транзисторов также комплементарны, т. е. U 0 n = −U 0 p . Когда потенциал на входе инвертора
меньше порогового напряжения отпирания n-канального транзистора VT1, этот транзистор закрыт. При этом транзистор VT2 открыт и работает в крутой области выходной характеристики. Остаточное напряжение в этой области приближенно определяется
из выражения
U ост = I d k (U g − U 0 ) .
49
(2.4.1)
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
Uп
V T2
Uвх
Uвых
V T1
Рис. 8. Инвертор на комплементарных МДП-транзисторах
Так как ток, протекающий через транзисторы VT1 и VT2,
опр еделяется подпороговым током транзистора VT1, то остаточное напряжение практически равно нулю и на выходе устанавливается высокий потенциал U 1 = U п . Когда потенциал на входе увеличивается до уровня U 0 n , транзистор VT1 открывается. В
схеме начинает протекать ток стока транзисторов, равный току
насыщения n-канального транзистора и определяемый выражением (1.4). Падение напряжения на p-канальном транзисторе
увеличивается, но пока транзистор VT2 работает в крутой области характеристик, уменьшение уровня U1 незначительно. При
дальнейшем увеличении входного напряжения транзистор VT2
попадает в пологую область характеристик, а напряжение на вы50
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
ходе уменьшается. Затем транзистор VT2 переходит в режим отсечки, а транзистор VT1 переходит в крутую область характеристик и на выходе устанавливается напряжение U0 = 0. Таким образом, логический перепад в КМДП-инверторах имеет
экстремальное значение и практически оказывается равным напряжению питания. Важно, что его величина практически не зависит от температуры. Соответственно слабо зависит от температуры и помехоустойчивость.
В процессе переключения в схеме протекает сквозной ток,
когда одновременно открыты транзисторы VT1 и VT2 и ток заряда паразитной емкости Cп. Так как основной ток протекает
сравнительно недолго, то значительная часть потребляемой
мощности определяется перезарядом емкости Cп. Поэтому с ростом частоты потребляемая мощность растет. Элементы
КМДПТЛ особенно широко применяются в современных СБИС,
поскольку значения емкости Cп в этих схемах достигают минимальных значений.
Для реализации различных логических функций в МДПсхемах обычно используется параллельное и последовательное
включение p- и n- канальных транзисторов (см. рис. 5), которые
переключаются сигналами противоположной полярности. Параллельно-последовательное соединение n-канальных транзисторов реализует логическую функцию Fn в инверсно-дизъюнктивной форме 2в (см. табл. 1), а параллельно-последовательное
соединение p-канальных транзисторов – функцию Fp в дизъюнктивной форме 1а. При соединении выходов цепей, составленных
из n- и p-канальных транзисторов, реализуется функция
F=Fn=Fp. При любой комбинации входных переменных в этом
элементе не протекает ток питания, так как транзисторы различного типа проводимости всегда находятся в противоположных
состояниях (открыт – закрыт), как в КМДП-инверторе.
В качестве примера рассмотрим реализацию функции ИЛИНЕ, которая выполняется с помощью параллельного включения
ТК на n- канальных транзисторах, на затворы которых подаются
входные переменные. Эта же функция выполняется последовательным включением ТК на p- канальных транзисторах. Соединив входы цепей, реализующих эти функции, получим элемент
51
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
ИЛИ-НЕ КМДПТЛ (рис. 9). При любых значениях входных переменных в схеме не протекает ток, так как оказывается закрытым либо один из транзисторов VT2, либо все транзисторы VT1.
Таким образом, в статическом режиме этот элемент не потребляет мощность. Аналогичным способом нетрудно синтезировать
элементы И-НЕ, Исключающее ИЛИ и др.
Uп
V T2
A
B
Uвых
V T1
Рис. 9. Схема КМДПТЛ элемента ИЛИ-НЕ
52
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
Контрольные вопросы и упражнения
1. Получите логические функции, которые реализуются при
последовательном соединении p- канальных транзисторов.
2. Получите логические функции, которые реализуются при
параллельном соединении p- канальных транзисторов.
3. Определите логическую функцию, реализуемую в цепи
истока n- канального МДП-транзистора при поступлении логических переменных на его сток и затвор.
4. Поясните суть метода токовых графов.
5. С помощью метода токовых графов синтезируйте
КМДПТЛ-схему, реализующую функцию Исключающее ИЛИ.
6. Найдите МДНФ* элемента Исключающее ИЛИ и переведите ее в инверсно-дизъюнктивную и инверсно-конъюнктивную
формы.
7. Объясните, почему логический перепад и помехозащищенность КМДПТЛ достигает максимально возможных значений.
8. Оцените энергию, потребляемую КМДП-инвертором при
одном переключении.
9. Синтезируйте электрическую схему КМДПТЛ-элемента,
реализующего функцию И-НЕ.
10. Синтезируйте электрическую схему КМДПТЛ-элемента,
реализующего функцию Исключающее ИЛИ.
*
МДНФ – минимальная дизъюнктивная нормальная форма.
53
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
Глава 3
Функциональные узлы
комбинационного типа
Комбинационными называют функциональные узлы (блоки),
логическое состояние выходов которых зависит только от комбинации логических сигналов на входах в данный момент времени. Комбинационные узлы выполняются либо в виде отдельных
микросхем, либо входят в состав БИС и СБИС. В данной главе
приведены основные типы комбинационных узлов и описаны
методы их проектирования.
3.1. Методика проектирования
комбинационных узлов
Исходными данными (техническим заданием) для проектирования комбинационного узла являются его функциональное
описание и требования к основным электрическим параметрам.
Функциональное описание комбинационного узла обычно может
быть представлено в виде таблицы истинности, от которой легко
перейти к любому другому представлению логических функций,
для реализации которых предназначен данный узел. Процесс
проектирования, как всегда, разбивается на несколько этапов,
например:
- выбор способа реализации;
- выбор элементной базы;
- минимизация заданной логической функции;
- преобразование минимизированной логической функции и
синтез логической схемы;
- анализ и оптимизация электрической схемы с учетом ее топологии.
Выбор элементной базы определяется требованиями, предъявляемыми к электрическим параметрам комбинационного узла:
быстродействию, потребляемой мощности, помехоустойчивости
54
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
и др. Анализ электрических характеристик логических элементов, присутствующих в сертифицированных функциональных
библиотеках, позволяет после оценочных расчетов выбрать тот
или иной вариант схемы базового элемента исходя из требований
технического задания. При этом определяется также возможный
способ реализации проектируемого узла: элементная реализация на базе готовых схем, входящих в состав функциональных
библиотек для проектирования БИС и СБИС; компонентная
реализация – путем разработки оригинальной схемы, в наибольшей степени удовлетворяющей требованиям технического
задания. Элементная база и способ реализации проектируемого
узла могут быть однозначно определены в техническом задании,
например путем указания серии микросхем, на базе которой
должно быть построено данное устройство.
Минимизация логической функции выполняется одним из
стандартных методов вручную или с помощью специализированных программ. В результате получается несколько минимизированных выражений, обычно представленных в дизъюнктивной нормальной форме (МДНФ, 1а в табл. 1).
При использовании некоторых типов базовых элементов логическая функция F должна быть представлена в инверснодизъюнктивной форме (2а в табл. 1). В этом случае минимизируется функция F , инверсная данной, а окончательное выражение
получается с помощью инверсии полученного выражения.
Преобразование полученной логической функции производится так, чтобы представить ее в виде комбинации операций,
выполняемых базовыми элементами, на которых будет реализовано проектируемое устройство. Базовые элементы чаще всего
выполняют функции И-НЕ, ИЛИ-НЕ, И-ИЛИ-НЕ. При этом преобразование МДНФ выполняется следующим образом
При реализации на элементах И-НЕ полученная МДНФ переводится в инверсно-конъюнктивную форму (1б, табл. 1) с помощью двойной инверсии и преобразования дизъюнкции импликант
в конъюнкцию с помощью теоремы де Моргана. При реализации
на элементах ИЛИ-НЕ используется инверсная МДНФ
(2в, табл. 1), которая переводится в инверсно-дизъюнктивную
форму (2б, табл. 1) путем двойной инверсии каждой импликанты и
55
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
преобразования их в дизъюнкции входных переменных или их инверсий с помощью теоремы де Моргана.
Если при объединении выходов элементов ИЛИ-НЕ выполняется операция Монтажное ИЛИ, то в качестве исходной используется МДНФ функции, импликанты которой преобразуются в инверсии дизъюнкций (дизъюнктивно-инверсная форма 1г, табл. 1) с
помощью двойной инверсии преобразования де Моргана.
При реализации на элементах И-ИЛИ-НЕ также используется инверсная МДНФ, которая непосредственно выполняется одним элементом данного типа (рис. 10).
A
B
&
C
D
&
1
F
Рис. 10. Элемент И-ИЛИ-НЕ
После преобразования МДНФ выполняется синтез логической схемы путем соответствующего соединения выбранных логических элементов, на входы которых подаются логические переменные или их инверсии. Если необходимые инверсии
переменных не поступают от предыдущих логических схем, то
на входе проектируемого узла или блока дополнительно включается каскад инверторов. Часто входные каскады выполняют
функции инверторов-повторителей, переменные на выходах которых представляются как в инверсном, так и в прямом виде.
Включение таких каскадов снижает требования к нагрузочной
способности предыдущих схем. Эти каскады могут также обеспечивать защиту от входных помех и позволяют использовать
для реализации логических функций более быстродействующие
элементы с пониженным значением логического перепада.
56
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
Как следует из сказанного выше, любая логическая функция
может быть реализована с помощью двух последовательно соединенных каскадов из элементов И-НЕ либо ИЛИ-НЕ. Число
элементов в первом каскаде и соответственно число входов элементов во втором каскаде равно числу импликант в МДНФ или
инверсной МДНФ. Число входов элементов первого каскада равно числу переменных, входящих в эти импликанты в прямом и
инверсном виде, т. е. сложности МДНФ. Для выполнения заданной функции могут потребоваться элементы с большим числом
входов M, тогда как логические элементы, входящие в состав
функциональных библиотек для проектирования БИС и СБИС,
обычно имеют число входов, равное 4–5. Чтобы реализовать такие функции, необходимо выполнить декомпозицию МДНФ либо инверсной МДНФ. Очень часто бывает достаточно произвести
факторизацию МДНФ (инверсной МДНФ) и преобразование полученных выражений для функций, составляющих МДНФ, по
методике, описанной выше. В таком случае реализация заданной
логической функции выполняется с помощью элементов, имеющих M=2 – 3 (см. рис. 11), однако число элементов и каскадов в
логической схеме возрастает.
Если факторизация не обеспечивает получения выражений,
реализуемых элементами с заданным числом входов, то используют другие способы декомпозиции, которые также позволяют
решить проблему ценой увеличения числа элементов и их каскадов. При реализации сложных функций число каскадов может
достигать 5…10 и более. Таким образом, имеющиеся на практике
ограничения на число входов M приводят к усложнению логической схемы и ухудшению характеристик соответствующей электрической схемы: увеличению потребляемой мощности, снижению быстродействия.
Синтез электрической схемы комбинационного узла при
элементной реализации осуществляется путем замены элементов
в полученной логической схеме их схемотехническими эквивалентами из имеющихся библиотек или каталогов. В этом случае
составление электрической схемы ведется из готовых схемных
фрагментов и для каждого варианта логической схемы формируется соответствующий вариант схемотехнической реализации, на
57
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
базе которого в дальнейшем разрабатывается топология, соответствующая ИС.
A
B
&
&
C
D
&
&
B
&
A
F
&
C
Рис. 11. Реализация комбинационной схемы на элементах И-НЕ
При компонентной реализации, которая используется при
разработке полностью заказных ИС, синтезируется оригинальная
электрическая схема всего проектируемого узла или элементов,
входящих в его состав. При синтезе можно использовать метод
токовых графов, описанный выше. Таким образом, на данном
этапе формируется несколько вариантов проектируемого узла.
Анализ синтезированных схем выполняется с целью проверки или верификации соответствия их параметров требованиям
технического задания. Полный анализ характеристик ИС возможен только после разработки ее топологии, однако современное
программное обеспечение позволяет частично учитывать возможные паразитные элементы и компоненты при типовых топологических и технологических решениях. На этапе анализа или
верификации определяются основные характеристики полученных схем (в первую очередь, потребляемая мощность и задержка
переключения), а также проверяется выполнение приведенных в
техническом задании ограничений на такие параметры, как по58
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
мехоустойчивость, коэффициент разветвления, рабочий диапазон
температур и напряжений питания.
При элементном проектировании параметры используемых
логических элементов (потребляемая мощность Pэ, задержка tз,
помехоустойчивость и др.) являются известными и указаны в соответствующих каталогах. Для оценки полученных схемных вариантов достаточно найти общую потребляемую мощность и задержку переключения
Pn =  Pэi ; tn =  tэi
(3.1)
i
i
При компонентном проектировании электрический анализ
синтезированной схемы может быть выполнен только с помощью компьютера и только при условии, что имеются достаточно
надежные модели компонентов, на основе которых синтезируется разрабатываемая схема. Если анализ всей спроектированной
схемы невозможен, то проводится расчет параметров отдельных
элементов, составляющих схему, а оценка характеристик полной
схемы производится как при элементной реализации с помощью
выражения (3.1)
Если в проектируемой схеме можно изменить параметры
компонентов (например, ширину канала МДП-транзисторов), то
следует произвести параметрическую оптимизацию схемы. При
этом параметры компонентов изменяются по определенному алгоритму и определяется такое их сочетание, при котором обеспечиваются наилучшие характеристики проектируемой схемы.
Описанные принципы функционально-логического и схемотехнического проектирования комбинационных устройств могут
быть использованы при создании самых различных устройств. В
следующем разделе будут представлены основные типы комбинационных узлов, широко использующихся в настоящее время.
59
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
3.2. Основные типы
комбинационных устройств
3.2.1. Преобразователи кодов,
шифраторы и дешифраторы
Для представления информации используются разнообразные двоичные и двоично-десятичные коды. Поэтому в цифровых
системах широко применяются преобразователи кодов, обеспечивающие перевод информации из одной формы в другую.
Наиболее простую структуру имеет преобразователь чисел
А = а к ...а1 а0 из прямого кода в обратный В = bk ...b1b0 , который в
соответствии со значением знакового разряда Z переводит отрицательное число (Z=1) в обратный код: B = A , а положительное
число оставляет без изменений. Таким образом, в каждом разряде преобразователя выполняется функция
В = Za i ∨ Z a i .
(3.2.1)
Эта функция реализуется с помощью схемы Исключающее ИЛИ.
Логические схемы всевозможных преобразователей двоичных кодов можно получить, используя соответствующие таблицы преобразований в качестве таблиц истинности. Переходя от
таблицы истинности к представлению логической функции в виде дизъюнктивной нормальной формы (ДНФ) и минимизируя
его, можно получить МДНФ для каждого разряда преобразования. Например, в случае преобразователя из прямого кода в дополнительный для выходной функции i-го разряда можно получить выражение сi = (a0 ∨ a1 ∨ ...ai −1 ) ⊕ ai , где ai – значение i-го
разряда исходного числа. Полученные выражения выходных
функций преобразуются к виду, соответствующему выбранному
набору логических элементов, на которых реализуется логическая схема. Как следует из приведенного выражения, выходная
функция существенно усложняется по мере возрастания номера
разряда i. Поэтому для преобразования в дополнительный код
многоразрядных чисел (16-, 32-разрядных и т. п.) более экономичным с точки зрения числа необходимых элементов и компо60
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
нентов, а также потребляемой мощности, являются перевод числа в обратный код и последующее прибавление единицы к
младшему разряду с помощью сумматора.
Аналогично проектируются и преобразователи двоичнодесятичных кодов. Напомним, что безразличным набором логических переменных называется такой набор, который не влияет
на значение функции. При проектировании преобразователей
двоично-десятичных кодов для имеющихся безразличных наборов входных переменных выполняется доопределение выходных
функций, обеспечивающее получение наиболее простых логических выражений. Отметим, что преобразование двоичнодесятичных чисел в код «с избытком 3» часто производится с
помощью сумматора, прибавляющего 11 (3 в двоичном коде) к
младшим разрядам числа.
Одним из основных видов преобразования информации в
цифровых схемах является шифрация и дешифрация. Шифрацией называется преобразование m-разрядного двоичного кода,
имеющего km безразличных наборов входных переменных, в однозначно соответствующий ему n-разрядный код, имеющий
меньшее число разрядов n < m и безразличных наборов k n < k m .
m
Таким образом, при шифрации каждому из 2 − k m рабочих наборов входных переменных ставится в соответствие один из
2n − kn
рабочих наборов выходных переменных, т. е.
2m − km = 2n − kn . В результате шифрации осуществляется «сжатие» информации для передачи по меньшему числу ( n < m ) линий связи за счет полного ( kn = 0 ) или частичного ( kn ≠ 0 ) исключения безразличных логических наборов. Обратное
преобразование, т. е. восстановление информации в первоначальном m- разрядном коде с km избыточными комбинациями,
называется дешифрацией. Функциональные узлы, предназначенные для выполнения этих операций, называются шифраторами и
дешифраторами соответственно. Они различаются по количеству
входных и выходных переменных и называются «шифраторами
(дешифраторами) из m в n». Максимальное число входов шифратора не превышает числа возможных комбинаций выходных
61
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
сигналов m ≤ 2 n . Соответственно для дешифраторов число выходов n ≤ 2 m .
В цифровых схемах шифраторы используются для передачи
информации между различными устройствами при ограниченном числе линий связи, а также для преобразования вводимых
чисел в двоичную форму. Например, ввод десятичных чисел часто осуществляется при нажатии соответствующей клавиши. При
этом должен генерироваться код соответствующего числа. В
простых устройствах эта генерация может осуществляться с помощью комбинационного шифратора «из 10 в 4». При нажатии
i-той клавиши замыкается ключ на одном из десяти входов шифратора и на этот вход поступает сигнал xi = 0 . Ненажатая клавиша обеспечивает поступление на вход шифратора сигнала xi = 1.
Число безразличных комбинаций входных переменных
k m = 210 − 10 . Благодаря исключению безразличных логических
наборов число выходных переменных уменьшается до четырех, а
число безразличных наборов – до k n = 6 (наборы 1010, 1011,
1100, 1101, 1110, 1111).
Дешифратор реализует на выходах минтермы входных переменных или инверсии минтермов (макстермы). При n = 2 m дешифратор называется полным, так как на его выходах образуется
полный набор минтермов (макстермов) входных переменных.
Поэтому логическое выражение для i-той выходной функции
представляет собой соответствующий минтерм или макстерм.
Если на выходах реализуется неполный набор минтермов (макстермов), то такой дешифратор называется неполным. Для неполных дешифраторов имеются безразличные наборы входных
переменных, которые можно использовать для минимизации выходных функций. Например, неполный дешифратор «из 4 в 10»
обеспечивает перевод двоично-десятичных чисел в десятичные и
может использоваться в устройствах вывода информации. В таком дешифраторе обычно используются элементы ТТЛ с открытым коллектором, которые при логическом нуле на соответствующем выходе замыкают электрическую цепь, в которую
включается индицирующее устройство. В таком дешифраторе
имеется шесть безразличных наборов входных переменных, ко62
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
торые можно использовать для минимизации логических выражений выходных функций. Широко распространенным типом
функциональных узлов, используемых, в частности, в цифровых
измерительных приборах, являются дешифраторы двоичнодесятичных кодов в семисегментный код. Такие дешифраторы
есть в устройствах визуальной индикации десятичных цифр на
световых табло, использующих излучающие светодиоды, индикаторы на жидких кристаллах и т. п.
Помимо устройств индикации дешифраторы широко используются в устройствах управления, где они в соответствии с поступающим кодом (адресом) формируют управляющий сигнал, включающий или выключающий один из блоков, подсоединенных к его
выходам. Например, если включение блока осуществляется подачей на его вход логического нуля, то дешифратор формирует сигнал включения (0) только для того блока, номер которого соответствует поступившему на его входы двоичному коду.
3.2.2. Мультиплексоры и демультиплексоры
Мультиплексором (селектором) называется функциональный
узел, обеспечивающий передачу информации, поступающей по
нескольким входным линиям на одну выходную. Выбор той или
иной входной линии Ai осуществляется в соответствии с поступающим адресным кодом S 0 , S1,... . При наличии n- адресных
входов можно реализовать М = 2 n комбинаций адресных сигналов, каждая из которых обеспечивает выбор одной из M входных
линий. Чаще всего используются мультиплексоры «из 4 в 1», а
также «из 8 в 1» и «из 16 в 1». Если допустить наличие избыточных комбинаций адресных сигналов, то можно спроектировать
мультиплексор с любым числом выходных линий, М ≤ 2 n .
Таблица истинности
мультиплексора из «из 4 в 1»
S1 S0
0 0
0 1
1 0
1 1
F
A0
A1
A2
A3
Используя таблицу истинности, описывающую функционирование мультиплексора «из 4 в
1», можно получить выражение для его выходной
функции
63
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
F = A0 ( S1S0 ) ∨ A1 ( S1S0 ) ∨ A2 ( S1S0 ) ∨ A3 ( S1S0 ) .
Видно, что схема мультиплексора легко может быть реализована на элементах И-ИЛИ-НЕ, И-НЕ и других. Наиболее эффективная реализация аналогичного мультиплексора на элементах ЭСЛ получается при использовании трехъярусной схемы.
Мультиплексирование при большом числе входных линий
можно выполнять пирамидальным каскадированием мультиплексоров. Например, мультиплексирование «из 16 в 1» может
быть осуществлено с помощью двух каскадов мультиплексоров
«из 4 в 1». В первом (входном) каскаде параллельно размещается
4 мультиплексора «из 4 в 1». Сигналы с выходов этих мультиплексоров поступают на входы единственного мультиплексора
«из 4 в 1» второго (выходного) каскада. Функцию мультиплексоров «из 2 в 1» в КМДП-схемах реализуют на двух транзисторах.
Путем каскадирования этой схемы реализуется мультиплексор
«из 4 в 1».
В современных цифровых схемах мультиплексоры часто используются для формирования различных логических функций.
Выходная функция мультиплексора содержит все минтермы n
переменных, поэтому при подаче на входе соответствующих
значений переменных можно получить на выходе любую логическую функцию n переменных. Если исходная логическая функция представлена в виде совершенной нормальной формы
(СДНФ), то для ее реализации с помощью мультиплексора достаточно подать на информационные входы управляющие переменные Ai = f i , где fi – значение функции при наборе входных
переменных, соответствующем минтерму mi, а на адресные входы S – входные переменные.
Чтобы реализовать логическую функцию на мультиплексорах, имеющих n адресных входов, необходимо преобразовать ее
следующим образом.
1. В МДНФ-функции выделить n переменных, имеющих
наивысшие ранги.
2. Преобразовать МДНФ таким образом, чтобы обеспечить
вхождение выделенных переменных во все импликанты. Преоб64
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
разование осуществляется путем умножения импликант на
( xi ∨ xi ) , где xi – выделенная переменная, не входящая в соответствующую импликанту.
3. Выполнить факторизацию полученной ДНФ путем вынесения за скобки минтермов выделенных переменных.
В результате получаем выражение исходной функции, которое выполняется мультиплексором «из M = 2 n в 1», если на его
адресные входы подать выделенные переменные, а на информационных входах реализовать логические выражения, заключенные в скобках. Если эти выражения равны 0,1 или одной из
входных переменных, то каких-либо дополнительных схем для
выполнения заданной функции не требуется. Если выражения в
скобках представляют собой функции двух и более переменных,
то их необходимо реализовать с помощью дополнительных логических схем. Можно использовать для их реализации мультиплексоры. В этом случае каждое выражение в скобках реализуется
по описанной выше методике и выполняется с помощью мультиплексоров, выходы которых подключаются к информационным
входам мультиплексора, реализующего заданную логическую
функцию.
Для восстановления мультиплексированной информации используются демультиплексоры, которые в соответствии с принятым адресом направляют информацию в одну из М выходных линий. При этом на остальных выходных линиях поддерживается
логический ноль. Выходные функции демультиплексора «из 1 в
M» имеют вид Fi = Ami . Например, для демультиплексора
«из 1 в 4» выходные функции представляются следующим образом
F0 = A0 ( S1S 0 ), F1 = A1 ( S1S 0 ), F2 = A2 ( S1S 0 ), F3 = A3 ( S1S 0 ) .
Эти выражения легко могут быть преобразованы в дизъюнктивную форму, поэтому логическая схема, соответствующая демультиплексору «из 1 в 4», может быть реализована на элементах ИЛИ-НЕ. В качестве базовых можно выбрать элементы ЭСЛ
или КМДПТЛ. При большом числе M демультиплексирование
осуществляется с помощью каскадного соединения демультип65
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
лексоров с малым числом M. Например, демультиплексирование
«из 1 в 16» осуществляется с помощью двух каскадов демультиплексоров «из 1 в 4». Первый (входной) каскад состоит из одного
демультиплексора «из 1 в 4», а его информационные выходы
подключены к входам четырех демультиплексоров второго (выходного) каскада.
При тождественном равенстве информационной переменной
А единице (А=1) демультиплексор выполняет функции полного
дешифратора, реализуя на выходах минтермы mi адресных переменных S0 , S1,..., S n −1 . При А=0 на всех выходах устанавливается
состояние F0 , F1 ,..., FM −1 = 0 . Таким образом, демультиплексор
«из 1 в M» можно использовать в качестве дешифратора «из n в
M», в котором на вход А поступает стробирующий сигнал, разрешающий или запрещающий формирование минтермов.
Путем последовательного включения мультиплексоров и демультиплексоров реализуются различные схемы коммутаторов,
соединяющих источники и приемники информации в соответствии с поступающими адресами. Для одновременной передачи
многоразрядных чисел используется параллельное включение
одноразрядных мультиплексоров и демультиплексоров. При
этом с помощью демультиплексоров «из 1 в 3» можно осуществить сдвиг многоразрядного числа вправо или влево на один разряд. Такой способ сдвига чисел широко используется в микропроцессорах, умножителях и ряде других цифровых БИС.
3.2.3. Одноразрядный сумматор
Основной операцией при выполнении арифметических действий в современных цифровых системах является сложение, поэтому главный блок вычислительных устройств – сумматор, который используется также для выполнения операций вычитания,
умножения, деления, преобразования чисел в дополнительный
код, в код «с избытком 3» и в ряде других операций.
Суммирование многоразрядных чисел осуществляется путем
их поразрядного сложения с переносом, поэтому основным узлом многоразрядных сумматоров является комбинационный одноразрядный сумматор, который выполняет арифметическое
сложение одноразрядных двоичных чисел Ai , Bi и перенос из
66
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
младшего разряда Сi , образуя на выходах значения суммы Si и
переноса в старший разряд Сi+1 . Соответствующие логические
функции можно получить, используя таблицу истинности одноразрядного сумматора.
Таблица 2
Таблица истинности одноразрядного сумматора
Ai
Bi
Сi
Si
Сi
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
1
0
1
0
0
1
0
0
0
1
0
1
1
1
С помощью табл. 2 можно получить следующие МДНФ для
функций суммы и переноса в старший разряд
Si = Ai Bi Ci ∨ Ai Bi Ci ∨ Ai Bi Ci ∨ Ai Bi Ci .
(3.2.3)
Ci +1 = Ai Bi Ci ∨ Ai Bi Ci ∨ Ai Bi Ci ∨ Ai Bi Ci = Ai Bi ∨ Ai Ci ∨ Bi Ci . (3.2.4)
Как следует из (3.2.3) и (3.2.4), функция Si имеет более сложное
выражение, чем Сi+1 , так как представляется только в виде
СДНФ и не минимизируется.
Преобразовав выражения (3.2.3) и (3.2.4) к виду, удобному
для реализации на элементах И-НЕ, получим
Si = ( Ai BiCi )( Ai BiCi )( Ai BiCi )( Ai BiCi ) .
Ci +1 = ( Ai Bi )( AC
i i )( Bi Ci ) .
67
(3.2.5)
(3.2.6)
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
Логическая схема, реализующая эти функции, содержит три
входных инвертора и девять элементов И-НЕ, имеет потребляемую мощность Pn = 12 Pэi , задержки сигнала на выходах суммы
t n = 3t эi и переноса t n = 2t эi .
При реализации сумматора на элементах И-ИЛИ-НЕ преобразуем выражения (3.5) и (3.6) к виду
Si = Ai Ci +1 ∨ Bi Ci +1 ∨ Ci Ci +1 ∨ Ai Bi Ci .
(3.2.7)
Сi +1 = Ai Ci ∨ Bi Ci ∨ Ai Bi .
(3.2.8)
Схема сумматора, построенного на элементах И-ИЛИ-НЕ, легко
реализуется на элементах ТТЛ и КМДПТЛ.
Третий вариант сумматора можно получить, реализуя функции Сi+1 , Si с помощью элементов Исключающее ИЛИ. При этом
выражения (3.2.3) и (3.2.4) преобразуются к виду
Si = ( Ai ⊕ Bi ) ⊕ Ci .
Ci +1 = ( Ai Bi )( Ai ⊕ Ci )Сi .
(3.2.9)
(3.2.10)
Если реализовать операцию исключающее ИЛИ с помощью четырех элементов И-НЕ, то можно получить схему сумматора, содержащую минимальное число элементов и их соединений. Такой сумматор потребляет мощность Pn = 9 Pэi и имеет задержки
сигнала на выходах суммы tn = 6tэi и переноса tn = 5tэi .
Таким образом, используя различные способы минимизации
логических функций, можно получить структуры сумматоров,
которые отличаются по числу элементов, мощности, быстродействию и реализуются на различной элементной базе.
Рассмотрим, как с помощью метода токовых графов можно
синтезировать варианты электрических схем сумматоров на базе
элементов ТТЛ и ЭСЛ. Для получения более простой схемы проведем факторизацию выражения (3.2.7), а затем преобразуем
(3.2.7) и (3.2.8) по теореме де Моргана, чтобы реализовать функ68
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
ции Si и Ci+1 с помощью монтажного объединения выходов элементов ТТЛ (Монтажное И)
Si = ( Ai BiCi )Ci +1 ( Ai BiCi ) .
Ci +1 = ( Ai Bi )( AiCi )( Bi Ci ) .
(3.2.11)
(3.2.12)
В соответствии с выражениями (3.2.11) и (3.2.12) токовый
граф проектируемого сумматора должен содержать ряд объединителей тока, выполняющих функцию И. В качестве таких ОТ в
ТТЛ-схеме могут быть использованы многоэмиттерные транзисторы. В качестве инверторов используются транзисторные ключи, а подключенные к выходам ТК монтажные объединители ОТ
снова выполняют функцию И, реализуя требуемые выходные
функции одноразрядного сумматора. При переходе к электрической схеме ТК заменяются n-p-n-транзисторами, а в качестве источников тока используются резисторы. На основе выражений
(3.2.7) – (3.2.12) могут быть спроектированы и другие варианты
одноразрядного сумматора. Однако при реализации сумматора
на элементах ЭСЛ наиболее эффективными оказываются трехъярусные схемы. В этом случае функции выходов одноразрядного
сумматора представляются в виде:
Si = [ Ai ∨ ( Bi ∨ Ci )( Bi ∨ Ci )][ Ai ∨ ( Bi ∨ Ci )( Bi ∨ Ci )] . (3.2.13)
Si = [ Ai ∨ Bi ∨ Ci ][ Ai ∨ Bi ( Bi ∨ Ci )] .
(3.2.14)
Одноразрядный сумматор на элементах ЭСЛ может быть
спроектирован и в одноярусном варианте. Однако трехъярусная
схема имеет в четыре раза меньшую мощность, занимает в два
раза меньшую площадь и имеет в два раза более высокое быстродействие.
Некоторые варианты сумматора можно построить, используя
в качестве логических элементов мультиплексоры. Например,
один из вариантов сумматора на элементах КМДПТЛ можно получить, используя элементы Исключающее ИЛИ (Равнознач69
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
ность), которые реализуются с помощью мультиплексора
«из 2 в 1» на паре n- и p- канальных транзисторов. По сравнению
с вариантами сумматора на элементах И-ИЛИ-НЕ КМДПТЛ такая схема, при сравнимом быстродействии, содержит примерно в
два раза меньше транзисторов и поэтому занимает на кристалле
существенно меньшую площадь.
3.2.4. Схемы сравнения (двоичные компараторы)
Для сравнения операций в цифровых схемах часто используют специальные схемы – двоичные компараторы. Простейшим
вариантом компараторов являются схемы для определения равенства двух операндов А и В. Равенство одноразрядных операндов определяется с помощью логической функции равнозначность Fi=1 при А=В и Fi=0 А≠В. Сравнение n-разрядных
операндов можно производить последовательно, начиная с
младших разрядов. Затем строится функция сравнения, представляющая собой конъюнкцию функций равнозначности Fi.
Очевидно, что если функция сравнения равна единице, то операнды равны между собой. Если же функция сравнения равна
нулю, то операнды не равны.
3.3. Программируемые
логические матрицы (ПЛМ)
Программируемые логические матрицы могут быть легко
реализованы на основе базовых матричных кристаллов (БМК).
Они широко используются при проектировании полузаказных
схем. Типовая структура ПЛМ содержит три каскада логических
элементов, между которыми располагаются два коммутационных
поля, где осуществляется необходимое соединение выводов элементов (программирование ПЛМ) для реализации заданного набора логических функций. Первый каскад повторителей – инверторов – выдает поступившие переменные в прямом и инверсном
виде. Во втором каскаде размещаются элементы И, входы которых соединяются с соответствующими шинами переменных для
реализации импликант, входящих в состав заданных функций.
Число используемых элементов И равно общему числу всех им70
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
пликант, входящих в состав заданных функций. Третий каскад
состоит из элементов ИЛИ, входы которых соединяются с выходами элементов И предыдущего каскада для получения на выходе заданных функций. Число элементов ИЛИ определяет число
логических функций, одновременно реализуемых на выходах
ПЛМ. Каскад элементов И вместе с коммутационным полем образует программируемую матрицу конъюнкций, каскад элементов ИЛИ с коммутационным полем – программируемую матрицу
дизъюнкций.
Таким образом, ПЛМ выполняет набор логических функций,
задаваемых в дизъюнктивной форме. Для уменьшения числа используемых элементов и упрощения их коммутации исходные
функции задаются в виде МДНФ, полученных с помощью методов совместной минимизации. Так как с помощью ПЛМ обычно
реализуются достаточно сложные функции большого числа логических переменных, то для их реализации используются специальные пакеты программ.
Ограничения, накладываемые на число входов логических
элементов, уменьшают число и сложность функций, реализуемых ПЛМ. Если заданный набор функций после минимизации не
может быть реализован одной ПЛМ, то производится разделение
набора или декомпозиция наиболее сложных функций так, чтобы
обеспечить их выполнение с помощью нескольких ПЛМ, включенных последовательно или параллельно.
Программирование, т. е. коммутация выводов элементов в
ПЛМ для реализации заданных функций, выполняется несколькими способами:
- разработкой соответствующей топологии металлических
соединений;
- разрушением металлических соединений («пережигание»
перемычек) между определенными входами и выходам элементов;
- изменением состояний транзисторов (проводящее или непроводящее), через которые соединены элементы различных
каскадов ПЛМ.
При первом способе соединения элементов ПЛМ, обеспечивающие получение на выходах заданного набора функций, созда71
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
ются в процессе изготовления микросхемы с помощью специально
разрабатываемого шаблона. Такой способ программирования изготовителем широко применяется при создании ПЛМ, входящих в
состав БИС и СБИС, например микропроцессоров, контроллеров,
периферийных устройств компьютеров и др.
Второй способ программирования ПЛМ состоит в использовании плавких перемычек для получения необходимой конфигурации соединения элементов. Эти перемычки, которые обычно
изготавливаются из нихрома, включаются в соединения между
элементами и разрушаются (перегорают) при подаче на них импульса напряжения достаточно большой амплитуды и длительности. В режиме программирования на логических входах устанавливаются комбинации адресных переменных, в соответствии
с которыми импульс повышенного напряжения поступает на определенную перемычку, которая при этом перегорает. Таким образом последовательно разрушаются все ненужные соединения и
остаются только те, которые позволяют реализовать заданные
функции. Такой способ программирования потребителем широко
используется для создания специализированных комбинационных схем, которые выполняют набор функций для решения определенных задач. Потребитель может запрограммировать ПЛМ
с помощью специального программатора, формирующего сигналы для разрушения тех или иных перемычек в соответствии с заданным набором реализуемых функций.
Третий способ программирования также осуществляется потребителем, но вместо плавких перемычек в соединения включены МДП-транзисторы. В закрытом состоянии они разрывают соответствующие соединения, в открытом – замыкают. При этом
используются специальные МДП-структуры, в которых проводящий канал индуцируется под действием заряда, накапливаемого на границе раздела двух диэлектриков под затвором или на
изолированном «плавающем» затворе при подаче программирующего импульса напряжения. Накопленный заряд сохраняется
в течение нескольких лет, обеспечивая необходимое соединение
элементов ПЛМ. Перед программированием все МДП-структуры
переводятся в непроводящее состояние с помощью подачи программирующих импульсов противоположной полярности или
72
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
облучения ультрафиолетом. Затем с помощью программатора
формируются сигналы, переводящие определенные МДПструктуры в проводящее состояние путем образования в них индуцированных каналов. При этом возможно многократное программирование (репрограммирование) ПЛМ для реализации различных наборов функций. Отметим, что наличие двух программируемых матриц в одной ПЛМ требует использования значительного числа коммутирующих компонентов (МДП-структур),
которые снижают быстродействие и увеличивают площадь кристалла ПЛМ. Поэтому ПЛМ часто создаются с одной программируемой матрицей. Вместо второй матрицы используются фиксированные соединения входов элементов ИЛИ третьего каскада
с выходами элементов И второго каскада. Такие ПЛМ называют
схемами программируемой матричной логики ПМЛ.
На таком же принципе записи – считывания (с помощью
МДП-структур) могут быть построены и схемы памяти, которые
широко используются в настоящее время. Однако кроме них широко используются и другие запоминающие элементы, некоторые из них будут описаны в следующей главе.
Контрольные вопросы и упражнения
1. Синтезируйте на элементах И-НЕ, И-ИЛИ-НЕ логическую
схему трехвходового мажоритарного элемента, состояние выхода
которого соответствует состоянию большинства входов (схема
голосования).
2. Синтезируйте схему, формирующую сигнал, равный единице, при несовпадении состояний входов мажоритарного элемента.
3. Спроектируйте логическую схему преобразования из четырехразрядного дополнительного кода в прямой на четырехвходовых элементах И-НЕ.
4. Спроектируйте логическую схему преобразования из четырехразрядного дополнительного кода в прямой на элементах
И-ИЛИ-НЕ, имеющих по три входа И и четыре сборки ИЛИ.
5. Спроектируйте на элементах ИЛИ-НЕ логическую схему
шифратора, обеспечивающего ввод десятичных чисел от 0 до 9 в
двоично-десятичном коде.
73
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
6. Спроектируйте схему КМДПТЛ, выполняющую функцию
мультиплексора «из 4 в 1».
7. Спроектируйте схему демультиплексора «из 1 в 4».
8. Реализуйте на мультиплексорах «из 4 в 1» и демультиплексорах «из 1 в 4» коммутатор, выполняющий соединение любого из 8 источников с любым из 8 приемников информации.
9. Спроектируйте ПЛМ, реализующую функцию сумматора
двухразрядных чисел.
74
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
Глава 4
Функциональные узлы
последовательностного типа
4.1. Общая характеристика
узлов последовательностного типа
Для построения цифровых систем, кроме узлов комбинационного типа, рассмотренных в предыдущей главе, требуются
функциональные узлы последовательностного типа, которые в
литературе часто называют конечными автоматами. Логическое
состояние узла последовательностного типа определяется последовательностью поступления входных сигналов, другими словами, состояния выходов последовательностного узла зависит не
только от состояний входов устройства в данный момент времени, но и от предыдущего состояния устройства.
Основными типами последовательностных функциональных
узлов являются регистры, счетчики и генераторы кодов. Регистром называется функциональный узел, выполняющий хранение
операндов и их сдвиг на определенное число разрядов. Счетчиком называется узел, на выходе которого образуется число, соответствующее количеству поступивших на вход импульсов. Генераторами кодов (числовых последовательностей) называется
узел, дающий на выходе заданную последовательность кодов.
В общем случае последовательностный узел содержит несколько элементов памяти (ЭП) и управляющую комбинационную схему (УКС), которая вырабатывает сигналы Z, управляющие переключением элементов памяти. На вход УКС поступают
внешние сигналы Xi, а также выходные сигналы Yi c выходов
элементов памяти. Состояние последовательностного узла определяется совокупностью состояний всех ЭП, при этом переменные Yi называются внутренними переменными. Переход узла из
состояния, в котором Y = Y n , в состояние с Y = Y n+1 происходит
75
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
при поступлении соответствующих управляющих сигналов Xi на
входы УКС. Вследствие обратных связей значения Y n+1 зависят
как от значений внешних сигналов, так и от предыдущих значений внутренних переменных. Последовательностные узлы и устройства могут включать в себя выходные комбинационные схемы (ВКС), вырабатывающие выходные сигналы в соответствии
со значениями внешних и внутренних переменных. Такие устройства называются автоматами Мили. Если ВКС отсутствует и
на выход поступают значения внутренних переменных, то такие
устройства называются автоматами Мура. В теории конечных
автоматов доказана эквивалентность автоматов Мили и Мура,
т. е. любое последовательностное устройство может быть реализовано как в виде автомата Мили, так и в виде автомата Мура.
Последовательностные устройства часто создаются на основе различных типов триггеров, которые являются простейшими
устройствами последовательностного типа, поэтому в следующем разделе мы рассмотрим основные типы триггеров и способы
их проектирования.
4.2. Триггеры и динамические элементы
Из вышесказанного ясно, что для построения цифровых систем необходимы элементы памяти, осуществляющие хранение
двоичной информации в течение требуемого времени. В зависимости от способа хранения информации ЭП делятся на статические и динамические. Элементы памяти, которые могут хранить
информацию сколь угодно долго, называются статическими. В
качестве статического элемента памяти в цифровых схемах используется бистабильная ячейка (БЯ), представляющая собой два
инвертирующих логических элемента (чаще всего ИЛИ-НЕ или
И-НЕ), соединенных перекрестными связями: прямой и обратной. Элементы памяти, хранящие информацию в течение ограниченного, относительно короткого промежутка времени называются динамическими. Динамические ЭП, используемые в
цифровых схемах, состоят из компонента, накапливающего заряд
(конденсатор, МДП-транзистор), и транзисторных ключей,
управляющих процессами его зарядки и разрядки. На основе ЭП
76
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
строятся триггеры: электронные устройства, имеющие два устойчивых состояния, которые устанавливаются при подаче соответствующей комбинации сигналов на управляющие входы триггера и сохраняются в течение заданного времени после
окончания действия этих сигналов. В зависимости от типа используемых ЭП триггеры подразделяются на два класса: статические и динамические.
4.2.1. Структура и классификация
статических триггеров
В микроэлектронных цифровых схемах используется большое число различных триггеров, которые классифицируются по
ряду признаков: способу записи информации, логической структуре, типу функционирования, элементной базе.
Общая структура статических триггеров показана на рис. 12,
где в качестве выходного элемента памяти используется БЯ.
A, B, D...
C
Схема
управления
(КС)
S
Элемент
памяти
Q
Q
R
(БЯ)
Рис. 12. Общая структура статического триггера
Переключение БЯ осуществляется двумя сигналами: S и R –
установка и сброс. Логическое значение сигналов S и R зависит
от управляющих сигналов Xi на входах триггера и от состояния
выходной БЯ.
Если используются два взаимоинверсных выхода, то данный
триггер имеет парафазный выход. Если используется только
один выход, то триггер имеет однофазный выход.
Состояние триггера определяется значением выходного сигнала Q, Q . Если его изменение происходит только при поступлении синхронизирующего сигнала (синхроимпульса) на специ77
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
альный вход синхронизации С, то триггер называется синхронным. Триггеры могут синхронизироваться уровнем или фронтом
синхроимпульсов. Триггеры, синхронизируемые уровнем, могут
изменять свое состояние в течение длительности синхроимпульса при поступлении соответствующих управляющих сигналов,
т. е. могут переключаться несколько раз за время действия одного синхроимпульса. В течение паузы между синхроимпульсами
состояние такого триггера сохраняется при любых изменениях
управляющих сигналов. Триггеры, синхронизируемые фронтом,
изменяют свое состояние при поступлении на синхронизирующий вход фронта (положительного или отрицательного), а затем
это состояние сохраняется при любых значениях управляющих
сигналов до поступления следующего синхроимпульса. За время
действия одного синхроимпульса триггер, синхронизируемый
фронтом, может переключаться только один раз. В асинхронных
триггерах отсутствует вход синхронизации, поэтому переключение асинхронных триггеров происходит, как только на управляющие входы поступает соответствующая комбинация управляющих сигналов.
В зависимости от комбинации управляющих сигналов, вызывающих изменения состояния, триггеры подразделяются на несколько функциональных типов. Тип триггера определяется по его
характеристическому уравнению или таблице состояний, которые
n +1
указывают значения выходного сигнала Q после переключения
триггера в зависимости от значений управляющих сигналов и выn
ходного сигнала Q до переключения триггера. Наиболее часто
используются RS-, JK-, D-, T-триггеры и некоторые их разновидности. Буквами R, S, J, K и др. принято обозначать управляющие входы триггеров соответствующих типов.
RS-триггер имеет два управляющих входа R и S, с помощью
которых выполняются функции установки триггера в состояние
Q = 1 (при R=0, S=1) и сброса в состояние Q=0 (при R=1, S=0).
При R=0, S=0 триггер работает в режиме хранения, т. е. сохраняет ранее установленное состояние. Комбинация входных переменных R=1, S=1 является запрещенной, так как может привести
к неопределенному (непредсказуемому) состоянию выхода Q .
78
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
Во избежание сбоев в цифровом устройстве эту комбинацию исключают, т. е. она является нереализуемой, поэтому соответствующий логический набор считается безразличным, т. е. таким,
для которого значение функции не определено. Полная таблица
состояний (табл. 3) представляет собой табличное описание
функционирования триггера.
Таблица 3
Полная таблица состояний RS-триггера
R
S
Qn
Q n+1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
1
1
0
0
X
X
n +1
Минимизировав функцию Q входных ( R и S ) и внутренn
ней переменной Q , получим характеристическое уравнение
RS-триггера:
Q n+1 = S + R Q n .
(4.2.1)
Как видно из полной таблицы состояний (табл. 3) в режиме
хранения состояние выхода триггера не изменяется, поэтому
полную таблицу состояний можно преобразовать в более компактную форму (табл. 4).
Таблица 4
R
S
Qn
Q n+1
0
0
0
Qn
0
1
1
1
0
1
0
0
0
1
0
X
79
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
RS-триггеры, как и триггеры других типов, могут быть асинхронными или синхронизируемыми фронтом либо уровнем синхросигнала.
JK-триггер характеризуется таблицей состояний 5. Он отличается от RS-триггера тем, что при поступлении на вход комбинации J=1, K=1 его состояние меняется на инверсное.
Таблица 5
Таблица состояний JK-триггера
J
K
Q n+1
0
0
Qn
0
1
1
1
0
1
0
1
Qn
Таким образом, JK-триггер не имеет запрещенных комбинаций входных сигналов, которые следовало бы исключить при работе цифровой системы. Его характеристическое уравнение
Q n+1 = JQ n + K Q n .
(4.2.2)
Подставляя в это уравнение все возможные комбинации входных
и внутренних переменных, можно получить полную таблицу состояний, из которой, собственно, и было получено выражение
(4.2.2).
Т-триггер, называемый часто счетным триггером, характеризуется таблицей состояний 6. Состояние его выхода меняется на
противоположное при поступлении на вход счетного сигнала Т=1
и сохраняется неизменным при Т=0. В соответствии с таблицей 6
его характеристическое уравнение имеет вид
Q n+1 = TQ n + T Q n .
(4.2.3)
Из таблицы 5 видно, что при J=1, K=1 состояние JK–триггера,
синхронизируемого фронтом, будет меняться на противополож80
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
ное при поступлении каждого синхроимпульса. В этом случае
JK-триггер будет функционировать как Т-триггер при подаче
счетного сигнала на вход синхронизации.
Таблица 6
Таблица состояний Т-триггера
T
Q n+1
0
Qn
1
Qn
D-триггер имеет таблицу состояний, в которой отсутствует
режим хранения. D-триггеры бывают только синхронными, и после поступления они устанавливаются в состояние
Q n+1 = D .
(4.2.4)
Выражение (4.2.4) является характеристическим уравнением Dтриггера. D-триггер выполняет функцию задержки информации,
поступающей на управляющий вход D, на один период синхросигналов (такт машинного времени). В современных схемах широко
используются D-триггеры, синхронизируемые как фронтом, так и
уровнем. Согласно таблице состояний 5 синхронный JK-триггер
будет выполнять функции D-триггера, если исключить комбинации, при которых J=K. Это достигается соединением входов J и K
через инвертор. В свою очередь D-триггер будет работать как Ттриггер, если вход D соединить с инверсным выходом Q .
Как следует из приведенного описания функционирования
n +1
триггеров, их состояние Q в каждый момент времени определяется как значениями управляющих и синхронизирующих сигn
налов, так и состоянием Q в предыдущий момент времени, т. е.
триггер «помнит» свое предыдущее состояние. Так как предыдущее состояние зависело от ранее имевшейся комбинации
входных сигналов, то можно сказать, что состояние триггера определяется последовательностью сигналов, поступающих на
входы, т. е. порядком следования входных сигналов во времени.
81
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
Именно поэтому триггеры можно считать простейшими устройствами последовательностного типа.
4.2.2. Структурные варианты триггеров
и особенности их функционирования
В зависимости от типа БЯ и структуры схемы управления
существует ряд вариантов триггеров, используемых в микро- и
наноэлектронике.
Типы БЯ и особенности их функционирования. На рис. 13 показаны два основных типа БЯ: дизъюнктивная, реализуемая на
элементах ИЛИ-НЕ либо ИЛИ, НЕ; конъюнктивная – на элементах
'
'
И-НЕ либо И, НЕ. Управляющие сигналы R , S , переключающие
ячейку, проступают либо на входы БЯ, либо на выходы. В последнем случае выходные функции реализуются с помощью операций
Монтажное ИЛИ либо Монтажное И, которые выполняются над
управляющими сигналами и сигналами на выходах БЯ. В первом
случае говорят, что БЯ управляется по входам, во втором – по выходам. Применение БЯ, управляемых по выходам, позволяет получать более быстродействующие структуры триггеров.
'
'
При поступлении управляющих сигналов R = 1, S = 1 дизъюнктивные БЯ будут иметь состояния выходов Q = 0 , Q = 0 , т. е.
взаимоинверсность выходов нарушается. Если затем на входы
дизъюнктивной поступают сигналы установки (0,1) или сброса
(1,0), то БЯ устанавливается либо в состояние 1, либо в состояние 0. Если же после комбинации R ' = 1, S ' = 1 , поступает ком'
бинация R = 0, S ' = 0 , то оба элемента БЯ стремятся переключиться в состояние 1. Однако состояние с двумя единицами на
выходах не может реализоваться физически. Поэтому на практике переключается только один из элементов. Какой из элементов
БЯ переключится, а какой сохранит свое состояние, зависит от
их параметров, которые имеют разброс даже для однотипных
элементов. Состояние БЯ будет зависеть от разброса параметров
и не может быть определено однозначно. Таким образом, неоп'
'
ределенность вызывает не комбинация сигналов R = 1, S = 1 , а
' '
последовательность сигналов R S = 11 → 00 .
82
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
S
1
Q
1
R
Q
1
Q
1
Q
S
R
б)
а)
S
&
R
&
Q
Q
&
Q
&
Q
S
R
в)
г)
Рис. 13. Дизъюнктивные (а, б) и конъюнктивные (в, г)
бистабильные ячейки, а и в – с управлением по входам,
б и г – с управлением по выходам
83
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
Последовательности управляющих сигналов, приводящие к
неоднозначным состояниям последовательностных устройств,
называются критическими. Чтобы избежать ошибок при обработке информации, критические последовательности при проектировании цифровых устройств должны быть исключены. Наиболее простым способом исключения последовательности
11 → 00 является запрет комбинации 11. Можно показать, что
для конъюнктивных ячеек критическими являются последова' '
тельности R S = 00 → 11 .
' '
Легко видеть, что с запрещенной комбинацией R S = 11
дизъюнктивная бистабильная ячейка выполняет функции асинхронного RS-триггера. Таким образом, можно утверждать, что
дизъюнктивная БЯ является простейшим триггером. Аналогичные утверждения справедливы для всех типов БЯ. При проектировании функциональных узлов на основе БЯ удобно использовать функцию переходов, которая указывает изменение (или
сохранение) состояния Q в зависимости от значений управляющих сигналов. Эта функция FQ определяется с помощью полной
таблицы состояний следующим образом:
FQ = Δ − переход из состояния Q n = 0 в Q n+1 = 1 .
FQ = ∇ − переход из состояния Q n = 1 в Q n+1 = 0 .
FQ = 0 − сохранение состояния Q n = Q n+1 = 0 .
FQ = 1 − сохранение состояния Q n = Q n+1 = 1 .
Для составления функции переходов часто используют так
называемые графы переходов, вершинами, которых являются все
устойчивые состоянии, а ребра графа рисуют в соответствии с
возможными переходами. При этом вершины обычно изображают в виде кружков и кодируют их значениями всех внутренних
переменных, а направления переходов указывают стрелочками
на соответствующих ребрах.
Поскольку в полной таблице состояний БЯ представлены все
n
n +1
и указаны соответствуювозможные пары значений Q и Q
щие значения входных переменных, то для любой ячейки можно
составить так называемый словарь переходов (см. табл. 7).
84
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
Таблица 7
Словарь переходов дизъюнктивной ячейки
FQ
S'
R'
0
1
0
Х
1
0
Х
0
0
1
Δ
∇
Различные типы триггеров отличаются главным образом
структурой схемы управления. Наиболее простую структуру
имеют асинхронные триггеры и триггеры, синхронизируемые
уровнем, которые состоят из БЯ того или иного типа и входной
комбинационной схемы. Вид комбинационной схемы зависит от
функционального типа триггера, способа синхронизации и элементной базы.
Триггеры, синхронизируемые фронтом, содержат в схеме
управления статические или динамические ЭП. В статических
интегральных триггерах чаще всего используется структура с
управляющей БЯ. Такие триггеры содержат две БЯ, на выходах
которых устанавливаются состояния Q1 и Q2 . В качестве комбинационной схемы выходной БЯ используют проходные ключи,
открывающиеся при поступлении импульса соответствующей
полярности. При одном из значений синхросигнала, например
C=0, входная комбинационная схема в соответствии со значениями внешних переменных вырабатывает управляющие сигна'
лы S и R ' , устанавливающие на выходе управляющей БЯ определенные значения внутренних переменных ( Q2 и Q2 ).
Проходные ключи при этом закрыты, и на вход дизъюнктивной
выходной БЯ поступают два нуля, в результате состояния на выходах триггера остаются неизменными.
При поступлении положительного фронта синхросигнала,
когда устанавливается C=1, входная комбинационная схема вырабатывает нулевые сигналы, а проходные ключи открываются.
В результате управляющая БЯ будет сохранять свое состояние
при любых изменениях внешних переменных. Выходная БЯ по85
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
сле поступления положительного фронта устанавливается в состояние, определяемое значениями переменных Q2 и Q2 . При
поступлении отрицательного фронта синхросигнала, когда снова
устанавливается C=0, проходные ключи закрываются, а входная
'
комбинационная схема вырабатывает новые сигналы S и R ' .
Состояние же выходов триггера остается неизменным до поступления следующего положительного фронта.
Как видно из вышеизложенного, управляющая БЯ с входной
комбинационной схемой и выходная БЯ с промежуточными ключами имеют такую же структуру, как и триггер, синхронизируемый уровнем, поэтому триггер с управляющей БЯ можно представить в виде соединения двух триггеров: ведущего и ведомого,
синхронизируемых противоположными уровнями синхросигналов.
Для нормального функционирования триггеров, синхронизируемых фронтом, необходимо исключить так называемые опасные состязания. Состязанием называется эффект неодновременного изменения внешних и внутренних переменных, вызванный
разбросом задержек переключения элементов цифровых систем.
Из-за этого разброса трудно обеспечить одновременное изменение тех или иных переменных, так как фактически одна из них
всегда будет изменяться несколько раньше другой. Если разница
времени изменения переменных будет превышать время переключения БЯ, то возможна ее установка в состояние, которое не
должно реализовываться при нормальной работе триггера. В результате может произойти ложное его переключение. Состязания, вызывающие ложные переключения, называются опасными.
Если в триггере, например, две внутренних переменных изменяются одновременно, то возникает опасное состязание, и может
произойти ложное переключение триггера. Опасные состязания
исключаются с помощью кодирования переходов триггера. При
таком кодировании переходы, сопровождающиеся изменением
двух внутренних переменных, запрещаются.
Опасные состязания возникают только тогда, когда внешние
переменные и синхросигналы изменяются одновременно. Поэтому наиболее радикальным способом борьбы с опасными состязаниями является запрещение одновременного изменения
внешних переменных Х и синхросигнала С. Данное условие
86
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
можно выполнить, если запретить изменение переменных Х в течение некоторого промежутка времени перед поступлением
фронта синхросигнала.
4.2.3. Методика схемотехнического
проектирования триггеров
При схемотехническом проектировании триггера требуется
произвести выбор структурного варианта и типов используемых
БЯ, получить структуру входной комбинационной схемы и промежуточных ключей, а затем разработать их схемную реализацию. Исходными данными при разработке триггера служат заданные описания его логического функционирования и
требования к основным электрическим параметрам. Для проектирования можно использовать словарный метод, основанный на
применении словарей переходов БЯ. В качестве исходной информации удобно использовать граф переходов, который дает
наглядное и компактное представление о функционировании
триггера. Методика проектирования обычно содержит в себе
следующие этапы.
1. Получение полной таблицы состояний, построение графа
переходов и кодирование опасных состязаний. Полная таблица
состояний строится на основе описания логического функционирования триггера. С помощью таблицы состояний и временных
диаграмм строится граф переходов. Затем выявляются логические наборы, приводящие к опасным состязаниям, и эти переходы запрещаются.
2. Определение функций переходов для внутренних переменных. Функции переходов удобно представлять в виде карт, аналогичных картам Карно. Например, каждая строка карты может
соответствовать определенному набору значений внутренних переменных, а каждый столбец – набору внешних переменных,
включающему синхросигнал. В соответствующих клеточках карты отмечается значение функции переходов.
3. Выбор типа БЯ (управляющей и выходной), получение и
минимизация функций входов БЯ. Выбор типа БЯ определяется
технологией производства схемы и базовым логическим элементом. После выбора типа БЯ на основании составленных карт
87
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
'
функций переходов определяются входные функции S и R ' для
управляющей и выходной БЯ. Входные функции могут быть
представлены в виде карт Карно. Заполнение карт Карно для
'
функций S и R ' производится согласно словарю переходов для
выбранных бистабильных ячеек. При этом для каждого значения
функции переходов с помощью операторного словаря переходов
'
устанавливается значение функций S и R ' . Если для некоторого
логического набора, составленного из значений внешних и внутренних переменных, значение функции переходов не определе'
но, то для функций S и R ' данный набор считается безразличным. Затем производится минимизация полученных функций.
4. Составление логической схемы триггера. На основе полу'
ченных выражений и выбранного типа БЯ функции S и R ' приводятся к одной из форм, описанных выше. Затем строятся ком'
бинационные схемы, реализующие функции S и R ' . Путем
соединения входов и выходов комбинационных схем и БЯ составляется схема триггера.
5. Анализ полученной логической схемы. Анализ полученной
схемы производится с целью проверки правильности ее функционирования. При этом по полученной схеме составляют логические выражения для функций входов. Затем в соответствии с
таблицами состояний определяют функции внутренних переменных и определяют их значения для всех разрешенных наборов
внешних переменных.
6. Составление электрической схемы. Составление электрической схемы триггера и определение его параметров производится на основе полученной логической схемы с помощью существующих методов схемного синтеза. Затем оценивают или
рассчитывают численно быстродействие триггера, потребляемую
мощность и т. д.
Проиллюстрируем применение словарного метода на примере
D-триггера, синхронизируемого уровнем С = 1 (рис. 14). В соответствии с полной таблицей состояний и с помощью графа переходов составляем карту функции переходов. Выбрав для реализации
триггера конъюнктивную бистабильную ячейку, на основании ее
таблицы состояний составляем словарь переходов, так же, как это
88
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
было сделано для дизъюнктивной БЯ. С помощью словаря переходов и функции переходов составляем карты Карно для функций
входов R, S = f (C , D, Q ) . После минимизации преобразуем полученные функции для реализации на элементах И-НЕ:
R = C ∨ D = CD
S = C ∨ D = C ∨ CD = CR
Соответствующая логическая схема D-триггера приведена на
рис. 14.
CD 00 01 11 10
Q
0 0 0 Δ 0
1 1 1 1 ∇
а)
D
CD 00 01 11 10
Q
0 1 1 0 1
1 Х Х Х 1
б)
&
R
&
CD 00 01 11 10
Q
0 Х Х 1 Х
1 1 1 1 0
в)
&
&
Q
Q
S
г)
Рис. 14. Проектирование синхронизируемого уровнем D-триггера:
а – карта функции переходов внутренних переменных;
б – карта Карно функции входа R;
в – карта Карно функции входа S; г – логическая схема триггера
89
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
4.3. Проектирование
последовательностных узлов
на основе триггеров
Если в качестве ЭП в последовательностном устройстве используются триггеры, то проектирование наиболее просто осуществляется также с помощью словарного метода. При этом используются словари переходов триггеров, на основе которых
будет строиться проектируемое устройство. Словари переходов
различных триггеров, так же, как словари переходов бистабильных ячеек, строятся на основе полных таблиц состояний этих
триггеров. В целом при проектировании последовательностных
узлов словарным методом выполняется та же последовательность этапов, что и при разработке триггеров:
- составление таблицы состояний или графа переходов и кодирование состояний узла внутренними переменными;
- определение функций переходов для каждого триггера,
входящего в состав узла;
- выбор типа триггеров, получение и минимизация функций
их входов;
- составление логической схемы устройства на основе полученных выражений;
- определение основных параметров спроектированного узла.
Остановимся теперь более подробно на основных типах устройств последовательностного типа.
4.3.1. Регистры
Регистры являются наиболее распространенным типом последовательностных узлов в современных цифровых СБИС. По
способу приема и выдачи информации регистры делятся на следующие группы: с параллельным приемом и выдачей, с последовательным приемом и последовательной выдачей, с последовательным приемом и параллельной выдачей, с параллельным
приемом и последовательной выдачей, комбинированные с различными способами приема и выдачи.
90
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
Регистры с параллельным приемом и выдачей служат для
хранения информации и называются регистрами памяти. Изменение хранящейся информации в соответствии с информацией на
входах происходит при поступлении определенного уровня или
фронта синхросигнала. В качестве разрядов регистра памяти используются триггеры. Как правило, это D-триггеры, если информация поступает в виде однофазных сигналов, или RS-триггеры,
если информация поступает в виде парафазных сигналов.
Регистры с последовательным приемом или выдачей информации называются сдвиговыми регистрами. В регистре с последовательным приемом и выдачей первый разряд A0 вводимого
числа подается на вход одного (крайнего слева) разряда регистра
и вводится в него при поступлении первого синхроимпульса.
При поступлении следующего синхроимпульса A0 сдвигается в
следующий разряд регистра, а на его место поступает разряд A1 .
Основными типами триггеров, используемых при создании сдвиговых регистров, тоже являются D- и RS-триггеры. Следует подчеркнуть, что при создании сдвиговых регистров используются
триггеры, синхронизируемые фронтом.
4.3.2. Счетчики
Основным параметром счетчика является модуль счета Кс –
максимальное число импульсов, которое может быть сосчитано
счетчиком. После поступления Кс-импульсов счетчик должен
возвращаться в исходное состояние. Значение Кс равно числу устойчивых состояний счетчика. Счетчик, содержащий m разрядов
(триггеров), может иметь 2 m устойчивых состояний, поэтому его
модуль счета K c < 2 m . Количество поступивших на вход счетчика импульсов представляется на выходе счетчика в виде двоичного числа в том или двоичном коде: прямом, обратном, дополнительном и т. д. Обычно счетчики имеют дополнительные
входы установки, позволяющие предварительно установить на
выходах счетчика заданное число, и входы сброса, сигнал на которых переводит счетчик в исходное состояние.
Частота импульсов на выходе последнего разряда счетчика в
Кс раз меньше частоты импульсов, поступающих на его вход.
91
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
Поэтому счетчики можно использовать в качестве делителей
частоты, обеспечивающих на выходе в Кс меньшую частоту импульсов, чем на входе.
По типу функционирования различают счетчики суммирующие, вычитающие и реверсивные. Суммирующие счетчики выполняют прямой счет, т. е. при поступлении на вход одного импульса число на выходе счетчика увеличивается на единицу.
Вычитающие счетчики производят обратный счет, т. е. при поступлении одного импульса число на выходе уменьшается на
единицу. Реверсивный счетчик может работать в режимах как
прямого, так и обратного счета.
Счетчики широко используются в устройствах управления
цифровых систем для подсчета числа выполняемых операций, в
связной и контрольно-измерительной аппаратуре для определения числа поступивших импульсов и уменьшения их частоты
и др. По структурной организации счетчики делятся на последовательные, параллельные и последовательно-параллельные. В
параллельных счетчиках все триггеры переключаются одновременно (синхронно). Максимальная рабочая частота таких счетчиков не зависит от числа разрядов и определяется временем задержки отдельного триггера. Во многих цифровых системах
требуются счетчики с переменным модулем счета, значение Кс
определяется внешними управляющими сигналами. Проектирование таких счетчиков аналогично проектированию счетчиков с
постоянным модулем счета, но число входных переменных увеличивается на единицу.
В параллельных счетчиках считываемые импульсы одновременно поступают на входы триггеров во всех разрядах. Параллельные счетчики строятся на базе RS-, JK-, D-триггеров, синхронизируемых фронтом. Распространенной разновидностью
параллельных счетчиков являются кольцевые счетчики, строящиеся на базе сдвиговых регистров. На базе таких же регистров
обычно строятся и последовательные счетчики, в которых счетные импульсы поступают только на вход триггера первого разряда. Для каждого из последующих разрядов сигналы переключения поступают с выходов предыдущих разрядов. В результате
происходит последовательное переключение разрядов счетчика.
92
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
Последовательные счетчики с модулями счета К с = 2 m
обычно реализуются последовательным соединением m
Т-триггеров, каждый из которых работает как счетчик с модулем
счета К с = 2 . Структурная схема такого счетчика показана на
рис. 15. При подаче сигнала R = 1 производится сброс счетчика в
исходное состояние Q0Q1Q2 = 000 . Отметим, что данная схема
будет работать как вычитающий счетчик, если вход T каждого
последующего триггера подключить к инвертирующему выходу
предыдущего триггера, а асинхронные входы S использовать для
установки какого-либо начального числа. Реверсивный счетчик
можно реализовать, включив на счетном входе каждого из тригфункцию
геров
элемент
И-ИЛИ-НЕ,
выполняющий
Tk = MQk +1 ∨ MQk −1 .
Последовательные счетчики с K c ≠ 2 m , не требующие включения дополнительных логических элементов, получаются при
использовании JK-триггеров. Различным образом комбинируя
включение последовательных счетчиков с дополнительными
JK-триггерами, можно получать любые значения Kc. Недостатком последовательных счетчиков является их относительно низкое быстродействие, так как для установления соответствующего
числа на выходах требуется последовательное переключение
всех m-триггеров. Триггеры в последовательном счетчике работают с различной частотой переключения. Максимальную частоту имеет первый триггер, а частота переключения каждого следующего триггера уменьшается вдвое. Поэтому с целью
экономии мощности (или повышения быстродействия) можно
использовать в счетчике триггеры с различными параметрами.
Первый триггер должен иметь максимальное быстродействие и
соответственно повышенную потребляемую мощность. Быстродействие и мощность каждого последующего триггера можно
снижать вдвое для снижения максимальной рабочей частоты
сигналов T.
93
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
Q0
0
0
S
T
Q1
TT
Q2
0
S
TT
S
T
T
T
R
R
R
TT
R
Рис. 15. Схема последовательного счетчика на Т-триггерах
4.3.3. Генераторы кодов
Последовательностные узлы этого типа часто называют распределителями сигналов, так как образуемая на их выходах последовательность двоичных чисел часто используется в цифровых схемах как последовательность сигналов, управляющих
работой других узлов. Число устойчивых состояний генератора
называется длиной последовательности, которая также может
быть определена как число тактов машинного времени, после которого последовательность повторяется. По своей структуре генераторы кодов близки либо к счетчикам, либо к регистрам.
Генераторы кодов на основе счетчиков. Любой счетчик
можно рассматривать как генератор определенной последовательности чисел, например счетчик с модулем счета К с =8 является генератором последовательности 0-1-2-3-4-5-6-7. Аналогично можно получить структуры генераторов с любой
последовательностью чисел, при этом число разрядов (триггеров) должно быть равно числу двоичных разрядов m в генерируемых числах. Если m > log 2 Ln , то для уменьшения числа используемых триггеров структура генераторов несколько
изменяется. В этом случае генератор целесообразно строить в
виде соединения счетчика с модулем счета К с = Ln и подключенной к его выходам комбинационной схемы, реализующей
требуемые значения двоичных чисел.
94
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
В качестве примера рассмотрим генератор чисел 3-2-12-8.
Так как Ln = 4 , то в качестве основы генератора используем
двухразрядный параллельный счетчик с модулем К с = 4 , на выходах которого образуется последовательность 0-1-2-3. Подключив к выходам счетчика выходную комбинационную схему, выполняющую соответствующее преобразование кодов (табл. 8),
получим структуру генератора кодов, образующего заданную
последовательность чисел. Проектирование такого генератора
без ВКС потребовало бы применения четырех JK-триггеров. В
результате потребляемая генератором мощность и занимаемая
им площадь на кристалле возросли бы в два раза.
Таблица 8
Таблица истинности
преобразователя кодов 0-1-2-3 в 3-2-12-8
Q1
0
0
1
1
Q0
0
1
0
1
C3
0
0
1
1
C2
1
0
1
0
C1
0
1
0
0
C0
1
0
0
0
Генераторы на основе сдвиговых регистров. Используя
сдвиговые регистры, можно реализовать генераторы циклических последовательностей чисел, в которых каждое последующее число образуется путем сдвига предыдущего числа, записанного в регистре, на один разряд и введением в
освободившийся первый разряд нуля или единицы. Такие генераторы часто называют кольцевыми. Для введения числа в первый разряд к его входу подключается комбинационная схема,
образующая необходимый управляющий сигнал. Если имеется
m- разрядный сдвиговый регистр, то таким образом можно генеm
рировать циклические последовательности длиной Lm ≤ 2 .
Методика структурного проектирования генераторов этого
типа включает в себя следующие этапы:
95
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
- составление функции переходов для первого разряда регистра, которое производится на основе графа переходов или таблицы состояний;
- получение и минимизация функций входов триггера в первом разряде регистра, которое производится с помощью словаря
переходов для выбранного типа триггеров;
- составление логической схемы генератора, которое выполняется при построении, управляющей комбинационной схемы,
реализующей полученные функции входов. Кольцевые генераторы часто используют для получения числовых последовательностей максимальной длины. Порядок появления чисел в такой последовательности можно считать случайным, а повторение чисел
происходит через 2 m − 1 тактов, где m – число разрядов регистра.
Поэтому такие схемы называют генераторами псевдослучайных
последовательностей. Сдвиговый регистр может обеспечить
формирование нескольких псевдослучайных последовательностей максимальной длины.
Контрольные вопросы и упражнения
1. Определите понятие опасного состязания. Приведите примеры.
2. Нарисуйте граф переходов D-триггера, синхронизируемого уровнем.
3. Нарисуйте общую структурную схему статических триггеров, синхронизируемых фронтом.
4. Нарисуйте граф переходов D-триггера, синхронизируемого фронтом, выявите опасные состязания, запретите соответствующие переходы.
5. Синтезируйте электрическую схему КМДПТЛ RSтриггера.
6. Поясните принцип работы JK-триггера, запишите его характеристическое уравнение.
7. Синтезируйте схему параллельного счетчика с Кс = 11 на
базе JK-триггера.
8. Синтезируйте схему параллельного счетчика с Кс = 13 на
базе D-триггера.
96
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
9. На основании соответствующей таблицы истинности
спроектируйте выходную комбинационную схему для генератора
последовательности 3-2-7-12, основанного на счетчике с К с = 4 .
10. Спроектируйте генератор кодов 1-5-8-11-3: а) на базе
счетчика на JK-триггерах; б) сдвигового регистра на Dтриггерах.
11. Синтезируйте схему параллельного декадного счетчика.
97
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
Список литературы
1. Алексенко, А. Г. Микросхемотехника / А. Г. Алексенко,
И. И. Шагурин. – М.: Радио и связь, 1990. – 496 с.
2. Ефимов, И. Е. Микроэлектроника: проектирование, виды
микросхем, новые направления / И. Е. Ефимов, Ю. И. Горбунов,
И. Я. Козырь. – М.: Высшая школа, 1987. – 312 с.
3. Ефимов, И. Е. Микроэлектроника: физические и технологические основы, надежность / И. Е. Ефимов, Ю. И. Горбунов,
И. Я. Козырь. – М.: Высшая школа, 1986. – 464 с.
4. Зи, С. Физика полупроводниковых приборов: в 2 кн. Кн. 1
/ С. Зи; пер. с англ. – М.: Мир, 1984. – 456 с.
5. Зи, С. Физика полупроводниковых приборов: в 2 кн. Кн. 2.
/ С. Зи; пер. с англ. – М.: Мир, 1984. – 456 с.
6. Каляев, И. А. Программируемые логические интегральные
схемы / И. А. Каляев. – Таганрог: ТРТИ, 1994. – 54 с.
7. Киносита, К. Логическое проектирование СБИС / К. Киносита, К. Асада, О. Карацу; пер. с япон. – М.: Мир, 1988. – 309 с.
8. Коноплев, Б. Г. Исследование способов реализации СБИС
на основе ПЛИС, БМК и в виде заказных микросхем
/ Б. Г. Коноплев, Е. А. Рындин, В. Г. Ивченко // Известия вузов.
Электроника. 2000. – № 1. – С. 81.
9. Кремниевые планарные транзисторы / под ред. Я. А. Федотова. – М.: Советское радио, 1973. – 336 с.
10. Моделирование полупроводниковых приборов и технологических процессов: последние достижения ; пер. с англ.; под
ред. Д. Миллера. – М.: Радио и связь, 1989. – 280 с.
11. Николаев, И. М. Микроэлектронные устройства и основы
их проектирования / И. М. Николаев, Н. А. Филинюк. – М.:
Энергия, 1979. – 336 с.
12. Носов, Ю. Р. Математические модели элементов интегральной электроники / Ю. Р. Носов, К. О. Петросянц, В. А. Шилин. – М.: Советское радио, 1976. – 304 с.
13. Пасынков, В. В. Полупроводниковые приборы / В. В. Пасынков, Л. К. Чиркин. – М.: Высшая школа, 1987. – 479 с.
98
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
14. Проектирование СБИС/ М. Ватанабэ, К. Асада, К. Кани,
Т. Оцуки; пер. с япон. – М.: Мир, 1988. – 304 с.
15. Проектирование элементов и узлов ЭВМ. – М.: Высшая
школа, 1987. – 318 с.
16. Росадо, Л. Физическая электроника и микроэлектроника
/ Л. Росадо. – М.: Высшая школа, 1991. – 351 с.
17. Рындин, Е. А. Субмикронные интегральные схемы: элементная база и проектирование / Е. А. Рындин, Б. Г. Коноплев. –
Таганрог: ТРГТУ, 2001. – 147 с.
18. Рындин, Е. А. Проектирование специализированных
СБИС / Е. А. Рындин. – Таганрог: ТРГТУ, 1999. – 112 с.
19. Тилл, У. Интегральные схемы: материалы, приборы, изготовление / У. Тилл, Дж. Лаксон. – М.: Мир, 1985. – 504 с.
20. Ульман, Дж. Вычислительные аспекты СБИС / Дж. Ульман ; пер. с англ.; под ред. П. П. Пархоменко. – М.: Радио и связь,
1990. – 480 с.
21. Хоровиц, П. Искусство схемотехники: в 2 кн. / П. Хоровиц, У. Хил; пер. с англ. – М.: Мир, 1983.
99
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
Оглавление
Предисловие .............................................................................. 3
Глава 1. Структуры металл – диэлектрик –
полупроводник и ИМС на их основе .................... 7
1.1. Полевые МДП-транзисторы ........................................... 7
1.2. Основные принципы построения МДП ИС ................ 16
1.3. Проектирование топологии МДП ИС ......................... 18
1.4. Проектирование современных СБИС,
основанных на транзисторах
с нанометровым базовым размером............................ 23
Глава 2. Базовые логические элементы ............................. 31
2.1. Основные параметры и характеристики
логических элементов .................................................. 31
2.2. Методика проектирования
логических элементов .................................................... 33
2.3. Краткая характеристика базовых логических
элементов, применяемых в современных ИС .............. 43
2.4. Элементы на комплементарных
МДП-транзисторах (КМДПТЛ) ................................... 49
Глава 3. Функциональные узлы
комбинационного типа ......................................... 54
3.1. Методика проектирования
комбинационных узлов ................................................. 54
3.2. Основные типы комбинационных устройств ............. 60
3.3. Программируемые логические матрицы (ПЛМ) ........ 70
Глава 4. Функциональные узлы
последовательностного типа ............................... 75
4.1. Общая характеристика узлов
последовательностного типа ........................................ 75
4.2. Триггеры и динамические элементы ........................... 76
4.3. Проектирование последовательностных узлов
на основе триггеров ....................................................... 90
Список литературы................................................................ 98
100
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
Учебное издание
Кривелевич Сергей Александрович
ПРОЕКТИРОВАНИЕ
ЦИФРОВЫХ ФУНКЦИОНАЛЬНЫХ УЗЛОВ
В МИКРО- И НАНОЭЛЕКТРОНИКЕ
Учебное пособие
Редактор, корректор И. В. Бунакова
Верстка И. Н. Иванова
Подписано в печать 05.11.09. Формат 60×84 1/16.
Бум. офсетная. Гарнитура "Times New Roman".
Усл. печ. л. 6,04. Уч.-изд. л. 5,0.
Тираж 60 экз. Заказ
Оригинал-макет подготовлен
в редакционно-издательском отделе
Ярославского государственного университета
им. П. Г. Демидова.
Отпечатано на ризографе.
Ярославский государственный университет им. П. Г. Демидова.
150000, Ярославль, ул. Советская, 14.
101
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
102
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
103
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
104
Copyright ОАО «ЦКБ «БИБКОМ» & ООО «Aгентство Kнига-Cервис»
С. А. Кривелевич
ПРОЕКТИРОВАНИЕ
ЦИФРОВЫХ ФУНКЦИОНАЛЬНЫХ УЗЛОВ
В МИКРО- И НАНОЭЛЕКТРОНИКЕ
105
Документ
Категория
Без категории
Просмотров
40
Размер файла
796 Кб
Теги
функциональная, микро, цифровые, узлов, 860, проектирование, наноэлектроники, кривелевич
1/--страниц
Пожаловаться на содержимое документа