close

Вход

Забыли?

вход по аккаунту

?

2 Кристина

код для вставкиСкачать
 Министерство науки и образования, молодёжи и спорта Украины
Донецкий национальный технический университет
Кафедра АСУ
Отчет
О выполнении лабораторной работы №2
По дисциплине Языки программированияСКС
На тему: "ПРОЕКТИРОВАНИЕ КОМБИНАЦИОНЫХ ЛОГИЧЕСКИХ УСТРОЙСТВ НА БАЗЕ ЯОА VHDL"
Вариант 22
Выполнил:
Ст. гр. КСД 08
Чихемская Кристина
Проверил:
Скобцов В.Ю.
Донецк 2011 г
Цель работы: Разработать на языке описания аппаратуры VHDL программу, которая реализует согласно варианту V комбинационное логическое устройство (КЛУ) на базе описания поведения функционирования КЛУ и логики функционирования КЛУ. Индивидуальное задание:
Входные данные 1. Номер варианта - 22 2. Варианты для реализации КЛУ а) Тип КЛУ - DC 3->8; б) Тип реализации: 0 - на базе описания поведения функционирования КЛУ; в) Время выполнения - dt = 3 ns Порядок выполнения работы 1. Написать программу, которая реализует ЛЭ в VHDL. 2. Отладить программный код на VHDL. 3. Подготовить временную диаграмму для моделирования ЛЭ. 4. Промоделировать ЛЭ и исправить логические ошибки. Схема устройства:
Дешифратор 3 на 8
Таблица истинности устройства:
А(2)А(1)А(0)V(0)V(1)V(2)V(3)V(4)V(5)V(6)V(7)0000000000100100000010010000001000110000100010000010000101001000001100100000011110000000
Листинг программы:
library IEEE;
use IEEE.STD_LOGIC_1164.all;
entity laba2 is generic (delay:time:=3 ns);
port(a : in std_logic_vector (2 downto 0) ;
y : out std_logic_vector (7 downto 0) );
end laba2;
architecture laba2 of laba2 is begin
with a select y <=
"00000001" after delay when "000",
"00000010" after delay when "001",
"00000100" after delay when "010",
"00001000" after delay when "011",
"00010000" after delay when "100",
"00100000" after delay when "101",
"01000000" after delay when "110",
"10000000" after delay when "111",
"00000000" after delay when others ;
end laba2;
Результаты моделирования: Вывод: По результатам моделирования видно, что:
- при t=10 ns, на входе а=001, а на выходе с учетом задержки 3 ns, т.е. при t=13 ns, на выходе y=00000010
- при t=30 ns, на входе а=011, а на выходе с учетом задержки 3 ns, т.е. при t=33 ns, на выходе y=00001000
- при t=60 ns, на входе а=110, а на выходе с учетом задержки 3 ns, т.е. при t=63 ns, на выходе y=01000000
Так как результаты моделирования совпадают с таблицей истинности, значит мы можем утверждать устройство спроектировано правильно.
Документ
Категория
Рефераты
Просмотров
16
Размер файла
64 Кб
Теги
кристина
1/--страниц
Пожаловаться на содержимое документа