close

Вход

Забыли?

вход по аккаунту

?

ДПВ. Лаба 2. Отчет

код для вставкиСкачать
 Министерство образования и науки Российской Федерации
Калужский филиал федерального государственного бюджетного образовательного учреждения высшего профессионального образования
"Московский государственный технический университет имени Н.Э. Баумана"
(КФ МГТУ им. Н.Э. Баумана)
ФАКУЛЬТЕТ"Электроника, информатика и управление"КАФЕДРА"Компьютерные системы и сети"
О Т Ч Е Т
ЛАБОРАТОРНАЯ РАБОТА №2
ДИСЦИПЛИНА:"Дисциплина по выбору"ТЕМА: "Разработка схем на ПЛИС типа CPLD"
Выполнил: студент гр. ЭВМ-91Салтыков В.С. __________________
Проверил:Онуфриева Т.А. __________________
Калуга, 2013 г.
Цель: изучение основных принципов построения цифровых схем на ПЛИС типа CPLD, а также изучение основных приемов работы с системой проектирования ISE.
Задачи:
1. Изучить основы языка VHDL
2. Создать структуру четырехразрядного счетчика, используя язык VHDL
Выполнение лабораторной работы
1. Создание нового проекта
Создание нового проекта инициируется последовательностью команд File ⇒ New Project, выполняемой из основного меню.
Далее надо выбрать семейство ПЛИС, тип кристалла и средства синтеза устройства (рис. 1)
Рис. 1. Окно задания типа ПЛИС и метода моделирования.
2. Создание нового модуля на языке VHDL.
Для создания нового модуля нужно в Sources щелкнуть правой клавишей мыши на строке проекта, а затем в появившемся контекстном меню выбрать New Source. После ввода названия создаваемого файла VHDL-описания и нажатия кнопки "Далее" (Next), открывается следующая диалоговая панель, именуемая Define Module. В поле редактирования Entity Name необходимо указать имя объекта. Имя архитектурного тела VHDL-описания указывается в поле редактирования Architecture Name.
Далее следует заполнить таблицу описания портов, которая содержит пять столбцов (рис. 2)
Рис. 2. Задание портов
Если все данные, необходимые для создания основы нового VHDL- описания, указаны корректно, нужно нажать кнопку "Готово" (Finish), в результате чего в навигаторе проекта (Project Navigator) открывается новое рабочее окно встроенного HDL-редактора, в котором нужно прописать код
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity ct1_main is
Port ( clk : in STD_LOGIC;
e : in STD_LOGIC;
q : out STD_LOGIC_VECTOR (3 downto 0));
end ct1_main;
architecture Behavioral of ct1_main is
signal ct: std_logic_vector(3 downto 0):=x"0";
begin
process (clk) begin
if clk='1' and clk'event then
if e='1' then
ct <= ct+1;
end if;
end if;
end process;
q <= ct;
end Behavioral;
3. Моделирование.
Рис. 3. Задание временных параметров синхросигнала.
Для его ее запуска надо щелкнуть правой клавишей мыши на строке исходного модуля, а затем в появившемся контекстном меню надо выбрать New Source. В левой части появившегося окна выбирается тип модуля - Test Bench WaveForm.
Для перехода к моделированию надо выбрать закладку Behavioral Simulation. Для запуска моделирования в окне Sources выделяется файл с расширением tbw, а затем в окне Processes надо дважды щелкнуть левой клавишей мыши на строке Simulate Behavioral Model. Получаем результат (рис. 4).
Рис. 4. Результаты моделирования.
Выводы: в ходе выполнения лабораторной работы были изучены основы языка VHDL и спрограммирован четырехразрядный счетчик с использованием структуры языка VHDL.
Документ
Категория
Рефераты
Просмотров
40
Размер файла
414 Кб
Теги
дпв, лабораторная работа, лаба, отчет, лабораторная
1/--страниц
Пожаловаться на содержимое документа