close

Вход

Забыли?

вход по аккаунту

?

Курсовая (8-4-2-1)+3 Исправленная (2006)

код для вставкиСкачать
Содержание
Введение .....................................................................................
1 Разработка структурной схемы операционного устройства ..................
2 Разработка микропрограммы работы операционного устройства ..........
3 Интерпретация микропрограммы в граф автомата Мура......................
4 Разработка функциональной схемы УУ ..........................................
5 Построение временной диаграммы работы УУ .................................
Заключение...................................................................................
Список использованной литературы ...................................................
Приложение .................................................................................
Введение
В разрабатываемой курсовой работе будет разработан контроллер АЛУ, отвечающий следующим требованиям: шестнадцатибитный формат данных с фиксированной точкой, выполнение операции сложения в коде (8-4-2-1)+3. Разрабатываемый контроллер АЛУ должен быть построен с минимумом аппаратных затрат. Устройство управления контроллером схемного типа, синхронное.
Для разрабатываемого контроллера АЛУ должна быть разработана его структурная схема, микропрограмма работы операционного устройства. Разработанная микропрограмма должна быть интерпретирована в граф автомата Мура и синтезировано устройство управления по графу. На основании синтезированного устройства управления должна быть разработана функциональная схема УУ и построена временная диаграмма работы.
1 Разработка структурной схемы операционного устройства
Структурная схема операционного устройства представлена в приложении А.
При представлении чисел в двоично-десятичном виде на знак числа отводится старший байт, поэтому при шестнадцатиразрядном представлении чисел только один, младший, байт будет представлять число, а старший будет знаковым.
Операционное устройство для выполнения операции сложения чисел в коде (8-4-2-1)+3, имеющих шестнадцатиразрядную организацию с фиксированной точкой, будет включать в себя следующие блоки:
БУУ - блок устройства управления - служит для управления процессами в контроллере АЛУ;
Рг 1 - входной регистр первого слагаемого;
Рг 2 - входной регистр второго слагаемого; ТрЗн1, ТрЗн2 - триггеры знаков первого и второго числа соответственно;
Рг А1, Рг А2 - регистры для хранения числа 0011 0011; Рг В1, РгВ2 - входные регистры сумматоров преобразования чисел в код (8-4-2-1)+3;
См 1, См 2 - сумматоры для представления чисел в коде (8-4-2-1)+3, кроме того, эти же сумматоры преобразуют отрицательные числа из прямого кода в дополнительный;
Рг См1, Рг См2 - выходные регистры сумматоров преобразования;
ДСм - двоично-десятичный сумматор, формирующий на специализированных выходах р' и р" значения межбайтного и межтетрадного переносов соответственно;
РгДСм - выходной регистр двоично-десятичного сумматора;
Тр р' - триггер, хранящий межбайтный перенос, формируемый ДСм;
Тр р" - триггер, хранящий межтетрадный перенос, формируемый ДСм;
Рг А3, Рг В4 - регистры, состояние которых формируется в зависимости от необходимости коррекции;
Рг В3, Рг А4 - регистры, принимающие старшую и младшую тетрады числа соотвественно;
Рг См - регистр сумматора - принимает результат сложения из сумматора, выполняет функцию выходного регистра АЛУ;
См5 - сумматор для перевода отрицательного результата, представленного в ДК, в прямой код;
Рг См5 - выходной регистр сумматора.
Принцип работы устройства:
Слагаемые поступают по шине входа в регистры Рг1 и Рг2. После получения слагаемых выделяются и сохраняются в триггерах знака ТрЗн1 и ТрЗн2 их знаки. Числа с помощью См1 и См2 дополняются до кода (8-4-2-1)+3, а также, при необходимости, преобразуются в дополнительный код. Полученные слагаемые поступают на входы десятичного сумматора ДСм, который производит их сложение и формирование межтетрадного и межбайтного переносов, которые фиксируются в соответствующих триггерах. С выхода регистра РгДСм полученная сумма потетрадно поступает на входы сумматоров коррекции См3 и См4, необходимость которой определяется на основании значений, записанных в триггерах переносов. Полученные после коррекции тетрады записываются в выходной регистр РгСм. Знак полученной суммы формируется на основании значений триггеров знаков и значения триггера межбайтного переноса в старшем бите старшего байта РгСм. Если результат сложения отрицательный, то с помощью См5 производится его преобразование в прямой код. Результат сложения записывается в шину выхода из РгСм.
2 Разработка микропрограммы работы операционного устройства
Сложение в коде (8-4-2-1)+3 относится к группе арифметических операций с числами, представленными в двоично-десятичном коде. Основой реализации этих алгоритмов является использование десятичного сумматора, генерирующего межтетрадный и межбайтный переносы. В качестве исходных данных используются целые числа со знаком, представленные в прямом коде. Знаковые разряды анализируются отдельно, а числа, при необходимости, переводятся в дополнительный код. Блок-схема микропрограммы представлена в приложении Б.
Блок 1 - прием первого слагаемого;
Блок 2 - прием второго слагаемого, запись в Рг А1 числа 33, сохранение знака первого слагаемого, запись во входной регистр См1 значащего байта числа;
Блок 3 - перевод числа из кода (8-4-2-1) в код (8-4-2-1)+3;
Блок 4 - прием переведенного числа в регистр сумматора;
Блок 5 - анализ знака первого слагаемого;
Блоки 6-8 - перевод отрицательного числа в ДК;
Блок 9 - запись в Рг А2 числа 33, сохранение знака второго слагаемого, запись во входной регистр См2 значащего байта числа; Блок 10 - перевод числа из кода (8-4-2-1) в код (8-4-2-1)+3;
Блок 11 - прием переведенного числа в регистр сумматора;
Блок 12 - анализ знака второго слагаемого;
Блоки 13-15 - перевод отрицательного числа в ДК;
Блок 16 - суммирование слагаемых в ДСм;
Блок 17 - прием результата сложения в регистр, получение значений переносов;
Блок 18 - определение межтетрадного переноса;
Блок 19 - перенос есть, поэтому коррекция +3;
Блок 20 - переноса нет, поэтому коррекция -3;
Блок 21 - прием младшей тетрады результата во входной регистр сумматора коррекций;
Блок 22 - суммирование результата и коррекции;
Блок 23 - определение межбайтного переноса;
Блок 24 - перенос есть, поэтому коррекция +3;
Блок 25 - переноса нет, поэтому коррекция -3;
Блок 26 - прием старшей тетрады результата во входной регистр сумматора коррекций, запись результата коррекции младшей тетрады в выходной регистр;
Блок 27 - суммирование результата и коррекции;
Блок 28 - запись старшей тетрады в выходной регистр;
Блоки 29-33 - определение знака результата. Если он отрицательный, то перевод числа в ПК;
Блок 29 - проверка равенства знаков входных, так как если у чисел знаки одинаковые, то они складывались;
Блок 30 - знаки одинаковые, поэтому проверяется знак первого числа;
Блоки 31-33 - результат отрицательный, поэтому он переводится в ПК и формируется соответствующий старший бит;
Блок 34 - результат положительный, формируется соответствующий старший бит;
Блок 35 - проверка наличия межбайтного переноса. Если он есть при разных знаках исходных чисел, то это означает, что результат положительный, если переноса нет, то результат отрицательный;
Блок 36 - запись результат в выходную шину данных.
3 Интерпретация микропрограммы в граф автомата Мура
Для преобразования микропрограммы в граф автомата Мура (см. приложение В), состояния автомата были обозначены за Аm, условия переходов из одного состояния автомата в другое за Хms, микрокоманды за Ys. Полученный граф, представленный на рисунке 3.1 является графом-схемой автомата Мура (ГСА).
В автомате Мура выходной сигнал зависит только от внутреннего состояния. Табличное описание автомата Мили приведено в таблице 3.2.
3.1 Синтез устройства управления по графу
Для построения устройства управления необходимо учесть количество состояний схемы и условия переходов. При чем, для хранения текущего состояния устройства, использовалась комбинация из элементов памяти, в качестве которого был взят синхронный D-триггер. Принцип работы этого триггера подразумевает хранение одного разряда информации поступившего со входа D, при чем изменение состояния триггера возможно лишь с поступлением фронта синхросигнала. Таблица истинности работы триггера представлена в таблице 3.1.
Таблица 3.1 - Таблица истинности D-триггера
DCQtQt+10/000/101/011/11 Количество триггеров (n) соответствует числу разрядов, необходимых для кодирования всех возможных состояний операционного устройства и определяется как целое число от Log2N, где N - число состояний.
n=]Log230[=5 триггеров.
Рисунок 3.1 - Граф автомата Мура
3.2 Интерпретация микропрограммы в автомат Мура
Таблица 3.2 - Таблица переходов автомата Мура
Состояние
аmКод
kamМикрооперации ymСлед. Сост.
asКод
kasУсловие
XmsСостояния триггеров
D1D2D3D4D51234567A000000-А100001100001A100001y1А200010100010А200010y2, y3, y4, y5А300011100011A300011y6А400100100100A400100y7А50010100101А80100001000А500101y8, y9А600110100110A600110y10А700111100111A700111y7А801000101000A801000y11, y12, y13А901001101001А901001y14А1001010101010А1001010y15А110101101011А140111001110А1101011y16, y17А1201100101100А1201100y18А1301101101101А1301101y15А1401110101110А1401110y19А1501111101111А1501111y20, y21, y22А161000010000А171000110001А1610000y23А1810010110010А1710001y24А1810010110010А1810010y25А1910011110011А1910011y26А201010010100А211010110101А2010100 y27А2210110110110А2110101 y28А2210110110110А2210110y29, у30А2310111110111А2310111y31А2411000111000А2411000y32А251100111001А281110011100А2511001y33А2611010111010А2611010y34А2711011111011Продолжение таблицы 3.2
1234567А2711011y35, у36А2911101111101А2811100y37А2911101111101А2911101y38А000000100000 Далее по вышеприведенной таблице переходов (таблица 3.2), составлялись логические выражения для функции выходов y:
y1=А1y16=y17=А11y28=А21y2=y3=y4=y5=А2y18=А12y29=у30=А22y6=А3y19=А14y31=А23y7=А4А7y20=y21=y22=А15y32=А24y8=y9=А5y23=А16y33=А25y10=А6y24=А17y34=А26y11=y12=y13=А8y25=А18y35=y36=А27y14=А9y26 =А19y37=А28y15=А10А13y27=А20y38=А29 Полученные функции возбуждения:
φ1= ;
φ2=;
φ3=
;
φ4=;
φ5=
.
4 Разработка функциональной схемы УУ
Функциональная схема УУ (см. приложение Г) строилась по полученным функциям возбуждения для автомата Мура. Входами схемы явилась совокупность сигналов условий (x1, x2, x3, x4, x5), объединенных в шину входа (Швх). В шину выхода (Швых) объединены линии управляющих сигналов для ОУ (y1 - y38). Синхронизация схемы производится генератором тактовых импульсов (ГТИ), путем подачи этих сигналов на синхровходы триггеров и дешифратора. Рассчитанное УУ является синхронным, поэтому частота и длительность входных синхроимпульсов строго задана. 5 Построение временной диаграммы работы УУ
Временная диаграмма (см. приложение Г) отображает изменение состояний операционного устройства во времени, при выполнении сложения. Для упрощения временной диаграммы отображен анализ знаков чисел и преобразование их, при необходимости, в прямой код, причем первое число положительное, а второе - отрицательное. Затем произведено преобразование чисел в представление (8-4-2-1)+3.
Единицей времени (для горизонтальной оси диаграммы) является дискретная величина - такт.
Переход к новому состоянию осуществляется синхронным УУ с приходом фронта синхросигнала.
На вертикальной оси графика отображаются условия переходов автомата (xi), состояния переходов (Qi), сигнал синхронизации (С).
Заключение
В результате курсовой работы было разработан контроллер АЛУ, состоящий из операционного устройства и устройства управления.
Разработка структурной схемы операционного устройства АЛУ производилась по заданному алгоритму сложения в коде (8-4-2-1)+3. ОУ было выполнено для сложения двух шестнадцатиразрядных двоично-десятичных чисел. Расчет автомата устройства управления производился с использованием автомата Мура.
УУ было синтезировано на основе автомата Мура. Построены временные диаграммы работы УУ.
Список использованной литературы
1. Брехов О.М. Принципы построения процессоров для авиационных комплексов. М.:МАИ, 1984.
2. Каган Б.М. Электронные вычислительные машины и системы: Учеб. Пособие для вузов. - М.: Энергия, 1979.
3. Михнов Ю.М. Проектирование вычислительных устройств. М.: Минобороны, 1991.
4. Савельев А.Я. Прикладная теория цифровых автоматов. М.: Высшая школа, 1987.
5. Курс лекций по предмету "Архитектура ЭВМ".
Документ
Категория
Рефераты
Просмотров
97
Размер файла
252 Кб
Теги
исправленный, 2006, курсовая
1/--страниц
Пожаловаться на содержимое документа