close

Вход

Забыли?

вход по аккаунту

?

Патент BY4931

код для вставкиСкачать
ОПИСАНИЕ
ИЗОБРЕТЕНИЯ
К ПАТЕНТУ
РЕСПУБЛИКА БЕЛАРУСЬ
BY (11) 4931
(13) C1
(19)
7
(51) G 06F 7/50
(12)
НАЦИОНАЛЬНЫЙ ЦЕНТР
ИНТЕЛЛЕКТУАЛЬНОЙ
СОБСТВЕННОСТИ
(54)
УСТРОЙСТВО ДЛЯ СЛОЖЕНИЯ N ЧИСЕЛ
В ПОСЛЕДОВАТЕЛЬНОМ КОДЕ
(21) Номер заявки: a 19990244
(22) 1999.03.17
(46) 2003.03.30
(71) Заявитель: Белорусский государственный университет (BY)
(72) Авторы: Авгуль Леонид Болеславович;
Булаш Юрий Леонидович; Супрун Валерий Павлович (BY)
(73) Патентообладатель: Белорусский государственный университет (BY)
BY 4931 C1
(57)
Устройство для сложения N чисел в последовательном коде, содержащее многовходовый одноразрядный сумматор, i-й вход которого, где i = 1, 2,...,N, соединен с i-м информационным входом устройства, выход которого соединен с первым выходом
многовходового одноразрядного сумматора, отличающееся тем, что содержит р сдвигающих регистров, каждый из которых имеет разрядность j, причем р = [log2m], где
m = N + р, а j = 1, 2,...р, при этом j-й выход j-го сдвигающего регистра соединен с (N + j)-м
входом многовходового одноразрядного сумматора, (j + 1)-й - выход которого соединен со
входом j-го сдвигающего регистра, входы синхронизации и установки в ноль которых соединены соответственно с входами синхронизации и начальной установки устройства.
Фиг. 1
BY 4931 C1
(56)
RU 2047216 C1, 1995.
RU 2043651 C1, 1995.
RU 2059286 C1, 1996.
RU 2006915 C1, 1994.
US 4229802 A, 1980.
US 5548546 A, 1996.
JP 04128922 A, 1992.
DE 3216196 A1, 1983.
Изобретение относится к вычислительной технике и микроэлектронике и может быть
использовано для построения арифметических устройств ЭВМ и специализированных
процессоров.
Известно устройство для сложения четырех двоичных чисел в последовательном коде,
содержащее три одноразрядных двоичных сумматора и два триггера [1].
Недостатком устройства являются ограниченные функциональные возможности, поскольку оно не обеспечивает одновременное сложение более четырех операндов.
Наиболее близким по функциональным возможностям и конструкции техническим
решением к предлагаемому является устройство для сложения N одноразрядных двоичных чисел (многовходовый одноразрядный сумматор), содержащее два элемента сложения по модулю два и [N/2] мажоритарных элементов [2].
Недостатком известного устройства являются ограниченные функциональные возможности, поскольку оно не обеспечивает сложение N n-разрядных двоичных чисел.
Изобретение направлено на решение задачи расширения функциональных возможностей устройства для сложения чисел в последовательном коде.
Названный технический результат достигается путем использования новых элементов
(сдвигающих регистров), а также изменением межсоединений элементов в схеме устройства.
Устройство для сложения N чисел в последовательном коде содержит многовходовый
одноразрядный сумматор, i-й вход которого, где i = 1, 2,..., N, соединен с i-м информационным входом устройства, выход которого соединен с первым выходом многовходового
одноразрядного сумматора.
В отличие от прототипа, в устройство дополнительно введены р сдвигающих регистров, каждый из которых имеет разрядность j, причем p = [log2m], где m = N + р, а j = 1,
2,..., р. При этом j-й выход j-го сдвигающего регистра соединен с (N + j)-м входом многовходового одноразрядного сумматора, (j + 1)-й выход которого соединен с входом j-го
сдвигающего регистра. Входы синхронизации и установки в ноль сдвигающих регистров
соединены соответственно с входами синхронизации и начальной установки устройства.
На фиг. 1 представлена схема устройства для сложения N чисел в последовательном
коде.
Устройство содержит многовходовый одноразрядный сумматор 1, р сдвигающих регистров 21-2р, N информационных входов 31-3N, вход синхронизации 4, вход начальной
установки 5 и один выход 6.
Принцип работы устройства для сложения N чисел в последовательном коде основан
на использовании многовходового одноразрядного сумматора 1 для одновременного сложения одноименных разрядов операндов и кортежа переносов (задержанных на соответствующее число тактов), которые хранятся в р сдвигающих регистрах 21-2р. Эти регистры
представляют собой регистровый файл типа FIFO. При этом j-й (j = 1, 2,..., р) сдвигающий
регистр имеет разрядность, равную j.
2
BY 4931 C1
Многовходовый одноразрядный сумматор 1 формирует (р + 1)-разрядный позиционный двоичный код числа единиц, содержащихся во входном m-разрядном двоичном слове
(величина m определяется из соотношения: m = N + p, где р = [log2m]):
x1 + x2 + ... + xm = 2pfp + 2p-1fp-1 + ... + 2f1 + f0,
где x1, x2, ..., xN - сигналы одноименных разрядов N операндов, подаваемые на входы 31-3N
многовходового одноразрядного сумматора 1 (эти входы одновременно являются информационными входами устройства);
xN+1, xN+2,..., xm - сигналы переносов, подаваемые на входы многовходового одноразрядного сумматора 1 с выходов сдвигающих регистров 21-2р;
f0, f1, ..., fp - сигналы, формируемые на выходах многовходового одноразрядного сумматора 1.
В формуле изобретения принято, что сигнал суммы f0 формируется на первом, а сигналы переносов f1, f2, ..., fp - на выходах многовходового одноразрядного сумматора 1 со
второго по (p + 1)-й соответственно.
Предлагаемое устройство выполняет сложение N n-разрядных двоичных чисел Xl =
х0l + 2x1l + 4х2l + ... + 2n-1xn-1,l, l = 1, N , представленных в последовательном коде:
S=
N
n + k −1
l =1
h =0
∑ X l = ∑ Sh 2 h ,
где xil, sh ∈{0,l}, i = 0, n − 1 , l = 1, N , h = 0, n + k − 1 , k = ]log2N[.
Устройство для сложения N чисел в последовательном коде работает следующим образом. На вход начальной установки 5 подается импульс, обнуляющий регистры 21-2p,
служащие для приема, хранения и выдачи сигналов переносов на определенных тактах
работы. На информационные входы 31-3N подаются последовательно во времени разряды
x0l, х1l,..., хn-1,l всех суммируемых чисел Хl, начиная с младших разрядов x0l. При этом каждая группа разрядов сопровождается серией из n тактовых импульсов, поступающих на
вход синхронизации 4 устройства. После этого поступление данных на информационные
входы 31-3N блокируется, а на вход синхронизации 4 дополнительно подаются k
(k = ]log2N[) тактовых импульса (разрядность результата S при сложении N n-разрядных
чисел равна n + k бита), по заднему фронту которых осуществляется синхронный сдвиг
информации в регистрах 21-2p.
На выходе 6 устройства последовательно во времени формируются разряды s0, s1,...,
sn + k-1 суммы S, начиная с младшего s0.
После (n + k)-го тактового импульса устройство готово к выполнению сложения очередных чисел без предварительного обнуления триггеров.
Таким образом, устройство обеспечивает сложение N n-разрядных двоичных чисел,
подаваемых младшими разрядами вперед, за n + k тактов работы.
На фиг. 2 представлена схема устройства при N = 8 и n = 4.
На фиг. 2 показаны сдвигающие регистры 71-78 и 8, которые не входят в состав заявляемого устройства и предназначены соответственно для хранения восьми входных операндов Х1-Х8 и результата сложения S.
Разрядность регистров 71-78 равна n = 4 бит, а регистра 8 - n + k = 7 бит.
Работа устройства (фиг. 2) поясняется таблицей (фиг. 3), в которой показано содержимое его регистров на всех тактах работы при сложении восьми четырехразрядных чисел
(N = 8, n = 4, m = 11, р = 3, k = 3):
X1 = 1011, Х2 = 0101, X3 = 1101, Х4 = 1010,
X5 = 1111, X6 = 0111, X7 = 1100, X8 = 1001.
Через n + k = 7 тактов работы в регистре 8 будет записано число S = 1010010, представляющее собой сумму:
S = Xl + X2 + ... + X8 = 1011 + 0101 + 1101 + 1010 + 1111 + 0111 + 1100 + 1001.
3
BY 4931 C1
В таблице (фиг. 3) нулевой такт соответствует исходному состоянию, а символом “х”
обозначено безразличное состояние.
Заметим, что информация из регистров 71-78 необходима лишь в течение первых четырех тактов. Поэтому к моменту окончания четвертого тактового импульса эти регистры
должны либо быть обнулены (чтобы не влиять на работу сумматора 1 на последующих
тактах), либо поступление информации с выходов этих регистров должно быть заблокировано.
Достоинствами устройства являются широкие функциональные возможности, простая
конструкция, высокое быстродействие и отсутствие задержки в выдаче результата сложения (латентности).
Источники информации:
1. А.с. СССР 1783516, 1992.
2. RU 20472164, 1995.
Фиг. 2
4
BY 4931 C1
Фиг. 3
Национальный центр интеллектуальной собственности.
220034, г. Минск, ул. Козлова, 20.
5
Документ
Категория
Без категории
Просмотров
0
Размер файла
199 Кб
Теги
by4931, патент
1/--страниц
Пожаловаться на содержимое документа