close

Вход

Забыли?

вход по аккаунту

?

Патент BY5054

код для вставкиСкачать
ОПИСАНИЕ
ИЗОБРЕТЕНИЯ
К ПАТЕНТУ
РЕСПУБЛИКА БЕЛАРУСЬ
BY (11) 5054
(13) C1
(19)
7
(51) G 06F 7/50
(12)
НАЦИОНАЛЬНЫЙ ЦЕНТР
ИНТЕЛЛЕКТУАЛЬНОЙ
СОБСТВЕННОСТИ
(54)
ОДНОРАЗРЯДНЫЙ ВОСЬМЕРИЧНЫЙ СУММАТОР
(21) Номер заявки: a 19980939
(22) 1998.10.09
(46) 2003.03.30
(71) Заявитель: Белорусский государственный университет (BY)
(72) Авторы: Авгуль Леонид Болеславович;
Супрун Валерий Павлович (BY)
(73) Патентообладатель: Белорусский государственный университет (BY)
BY 5054 C1
(57)
Одноразрядный восьмеричный сумматор, содержащий мажоритарный элемент с порогом
два, мажоритарный элемент с порогом четыре и два элемента сложения по модулю два, i-й
вход первого из которых, где i = 1, 2, соединен со входом младшего разряда i-го операнда, i-м
входом мажоритарного элемента с порогом два и i-м входом мажоритарного элемента с порогом четыре, третий вход соединен со входом переноса сумматора, третьим входом мажоритарного элемента с порогом два и третьим входом мажоритарного элемента с порогом
четыре, а выход соединен с выходом младшего разряда результата сумматора, выход среднего разряда результата которого соединен с выходом второго элемента сложения по модулю
два, i-й вход которого соединен со входом среднего разряда i-го операнда и (2i + 2)-м, (2i + 3)м входами мажоритарного элемента с порогом четыре, третий вход соединен с выходом мажоритарного элемента с порогом два, отличающийся тем, что содержит мажоритарный элемент с порогом восемь и третий элемент сложения по модулю два, i-й вход которого
соединен со входом старшего разряда i-го операнда и (4i + j - 4)-ми входами мажоритарного
BY 5054 C1
элемента с порогом восемь, где j = 1, 2, 3, 4, третий вход соединен с выходом мажоритарного
элемента с порогом четыре, а выход соединен с выходом старшего разряда результата сумматора, выход переноса которого соединен с выходом мажоритарного элемента с порогом восемь, (2i + k + 6)-ые входы которого, где j = 1, 2, 3, 4, соединены со входом среднего разряда iго операнда, (i + 12)-й вход соединен со входом младшего разряда i-го операнда, пятнадцатый
вход соединен со входом переноса сумматора.
(56)
SU 1827672 A1, 1993.
BY 950174 A, 1997.
RU 2023288 C1, 1994.
SU 1834542 A1, 1996.
SU 1149247 A, 1985.
SU 1023322 A, 1983.
EP 0243212 A2, 1987.
EP 0450752 A2, 1991.
WO 8203135 A1.
DE 3119549 A1, 1983.
Изобретение относится к вычислительной технике и микроэлектронике и может быть
использовано для построения быстродействующих арифметических устройств ЭВМ и
специализированных процессоров.
Известен одноразрядный восьмеричный сумматор (сумматор двух трехразрядных
двоичных чисел с учетом переноса в младший разряд) с параллельным переносом, содержащий 30 элементов И-НЕ [1].
Недостатком сумматора является низкое быстродействие, определяемое большой глубиной схемы.
Наиболее близким по конструкции и функциональным возможностям техническим
решением к предлагаемому является одноразрядный четверичный сумматор (сумматор
двух двухразрядных двоичных чисел с учетом переноса в младший разряд), содержащий
два элемента сложения по модулю два, мажоритарный элемент с порогом два и мажоритарный элемент с порогом четыре [2].
Недостатком известного одноразрядного четверичного сумматора являются ограниченные функциональные возможности, так как он не выполняет операцию сложения двух
трехразрядных двоичных чисел.
Изобретение направлено на решение задачи расширения функциональных возможностей одноразрядного четверичного сумматора.
Названный технический результат достигается путем использования новых логических элементов, а также изменением межсоединений элементов в схеме устройства.
Одноразрядный восьмеричный сумматор содержит мажоритарный элемент с порогом
два, мажоритарный элемент с порогом четыре и два элемента сложения по модулю два.
При этом i-й вход первого элемента сложения по модулю два, где i = 1, 2, соединен с входом младшего разряда i-го операнда, i-м входом мажоритарного элемента с порогом два и
i-м входом мажоритарного элемента с порогом четыре. Третий вход первого элемента
сложения по модулю два соединен с входом переноса сумматора, третьим входом мажоритарного элемента с порогом два и третьим входом мажоритарного элемента с порогом
четыре. Выход первого элемента сложения по модулю два соединен с выходом младшего
разряда результата сумматора. Выход среднего разряда результата сумматора соединен с
выходом второго элемента сложения по модулю два. Во втором элементе сложения по
модулю два i-й вход соединен с входом среднего разряда i-го операнда, (2i + 2)-м и
2
BY 5054 C1
(2i + 3)-м входами мажоритарного элемента с порогом четыре, третий вход соединен с
выходом мажоритарного элемента с порогом два.
В отличие от прототипа, сумматор содержит мажоритарный элемент с порогом восемь
и третий элемент сложения по модулю два, i-й вход которого соединен с входом старшего
разряда i-го операнда и (4i + j-4)-ми входами мажоритарного элемента с порогом восемь,
где j = 1, 2, 3, 4. Третий вход третьего элемента сложения по модулю два соединен с выходом мажоритарного элемента с порогом четыре, а выход соединен с выходом старшего
разряда результата сумматора. Выход переноса сумматора соединен с выходом мажоритарного элемента с порогом восемь, (2i + k + 6)-ые входы которого, где k = 1, 2, соединены
с входом среднего разряда i-го операнда. В мажоритарном элементе с порогом восемь
(i + 12)-й вход соединен с входом младшего разряда i-го операнда, а пятнадцатый вход соединен с входом переноса сумматора.
На чертеже представлена схема одноразрядного восьмеричного сумматора.
Одноразрядный восьмеричный сумматор содержит три элемента сложения по модулю
два 1, 2 и 3, мажоритарный элемент с порогом два 4, мажоритарный элемент с порогом
четыре 5, мажоритарный элемент с порогом восемь 6, вход переноса сумматора 7, входы
младших разрядов первого и второго операндов 8 и 9, входы средних разрядов первого и
второго операндов 10 и 11, входы старших разрядов первого и второго операндов 12 и 13,
выходы младшего, среднего и старшего разрядов результата 14, 15 и 16 соответственно,
выход переноса сумматора 17.
Одноразрядный восьмеричный сумматор выполняет сложение двух трехразрядных
двоичных чисел (двух восьмеричных цифр) X = 4x1 + 2х2 + x3 и Y = 4y1 + 2у2 + y3 с учетом
переноса сr в младший разряд:
R = X + Y + cr = 8CR + S = 8CR + 4s1 + 2s2 + s3,
где cr - значение переноса в младший разряд сумматора;
CR - значение переноса на выходе сумматора;
S = 4s1 + 2s2 + s3 - восьмеричная цифра результата;
xi, уi, si, cr, CR ∈ {0, 1}; i = 1, 2, 3; X, Y, S ∈ {0, 1, 2,…,7}; R ∈ {0, 1, 2,…,15}.
Одноразрядный восьмеричный сумматор работает следующим образом.
На входы 7, 8 и 9 поступают перенос cr и младшие разряды x3 и у3 первого X и второго Y операндов, на входы 10 и 11 - средние разряды х2 и у2 первого X и второго Y операндов, на входы 12 и 13 - старшие разряды x1 и у1 первого X и второго Y операндов. На
выходах 14, 15 и 16 формируются значения соответственно младшего s3, среднего s2 и
старшего s1 разрядов восьмеричной цифры S результата, на выходе 17 - значение переноса
CR.
Схема одноразрядного восьмеричного сумматора построена в соответствии со следующими соотношениями:
s3 = cr ⊕ х3 ⊕ у3;
s 2 = x 2 ⊕ y 2 ⊕ M 32 (cr, x 3 y 3 ) ;
s1 = x1 ⊕ y1 ⊕ M 74 (cr , x3 , y 3, x 2 , x 2 , y 2 , y 2 ,) ;
8
CR = M 15
(cr, x 3, y 3, x 2, x 2, y 2, y 2, x 1, x 1, x 1, x 1, y 1, y 1, y 1, y 1).
k
k
Здесь M n = M n (z1, z2,…,zn) - функция n-входового мажоритарного элемента с порогом k (1 ≤ k ≤ n), которая определяется следующим образом:
M kn =
1, если z1 + z2 + + zn ≥ k ;
0, если z1 + z2 + + zn < k ,
где zl ∈ {0, 1}, l = 1, 2,…,n.
Достоинствами одноразрядного восьмеричного сумматора является высокое быстродействие и простая конструкция.
3
BY 5054 C1
Источники информации:
1. Потемкин И.С. Функциональные узлы цифровой автоматики. - М: Энергоатомиздат,
1988. - С. 129.
2. А.с. СССР 1827672, 1993.
Национальный центр интеллектуальной собственности.
220034, г. Минск, ул. Козлова, 20.
4
Документ
Категория
Без категории
Просмотров
0
Размер файла
132 Кб
Теги
by5054, патент
1/--страниц
Пожаловаться на содержимое документа