close

Вход

Забыли?

вход по аккаунту

?

Патент BY5079

код для вставкиСкачать
ОПИСАНИЕ
ИЗОБРЕТЕНИЯ
К ПАТЕНТУ
РЕСПУБЛИКА БЕЛАРУСЬ
BY (11) 5079
(13) C1
(19)
7
(51) G 06F 7/50
(12)
НАЦИОНАЛЬНЫЙ ЦЕНТР
ИНТЕЛЛЕКТУАЛЬНОЙ
СОБСТВЕННОСТИ
(54)
УСТРОЙСТВО ДЛЯ СЛОЖЕНИЯ ЧИСЕЛ
В ПОСЛЕДОВАТЕЛЬНОМ КОДЕ
(21) Номер заявки: a 19981122
(22) 1998.12.15
(46) 2003.03.30
(71) Заявитель: Белорусский государственный университет (BY)
(72) Авторы: Авгуль Леонид Болеславович;
Изотов Сергей Николаевич; Петроченко Андрей Сергеевич; Супрун Валерий Павлович (BY)
(73) Патентообладатель: Белорусский государственный университет (BY)
BY 5079 C1
(57)
Устройство для сложения чисел в последовательном коде, содержащее три одноразрядных двоичных сумматора и два синхронных двухступенчатых D-триггера, входы синхронизации которых соединены со входом синхронизации устройства, а входы обнуления
соединены со входом начальной установки устройства, i-й информационный вход которого, где i = 1,2,3, соединен с i-м входом первого одноразрядного двоичного сумматора, выход переноса которого соединен с первым входом второго одноразрядного двоичного
сумматора, а выход суммы соединен с первым входом третьего одноразрядного двоичного
сумматора, выход суммы которого соединен с выходом устройства, отличающееся тем,
что содержит одноразрядные двоичные сумматоры с четвертого по седьмой и третий синхронный двухступенчатый D-триггер, вход синхронизации которого соединен со входом
синхронизации устройства, а вход обнуления соединен со входом начальной установки
устройства, (i + 3)-й информационный вход которого соединен с i-м входом четвертого
Фиг. 1
BY 5079 C1
одноразрядного двоичного сумматора, седьмой и восьмой информационные входы устройства соединены соответственно с первым и вторым входами пятого одноразрядного
двоичного сумматора, третий вход которого соединен с выходом первого синхронного
двухступенчатого D-триггера, информационный вход которого соединен с выходом суммы шестого одноразрядного двоичного сумматора, первый вход которого соединен с выходом второго синхронного двухступенчатого D-триггера, информационный вход которого соединен с выходом суммы седьмого одноразрядного двоичного сумматора, выход
переноса которого соединен с информационным входом третьего синхронного двухступенчатого D-триггера, выход которого соединен с первым входом седьмого одноразрядного двоичного сумматора, второй вход которого соединен с выходом переноса шестого
одноразрядного двоичного сумматора, второй вход которого соединен с выходом переноса третьего одноразрядного двоичного сумматора, а третий вход соединен с выходом
суммы второго одноразрядного двоичного сумматора, выход переноса которого соединен
с третьим входом седьмого одноразрядного двоичного сумматора, а второй вход соединен
с выходом переноса пятого одноразрядного двоичного сумматора, выход суммы которого
соединен со вторым входом третьего одноразрядного двоичного сумматора, третий вход
которого соединен с выходом суммы четвертого одноразрядного двоичного сумматора,
выход переноса которого соединен с третьим входом второго одноразрядного двоичного
сумматора.
(56)
SU 1783516 A1, 1992.
RU 2043651 C1, 1995.
RU 2059286 C1, 1996.
RU 2006915 C1, 1994.
US 5548546 A, 1996.
JP 04128922 A, 1992.
JP 03108023 A, 1991.
DE 3216196 A1, 1983.
Изобретение относится к вычислительной технике и микроэлектронике и может быть
использовано для построения быстродействующих арифметических устройств ЭВМ и
специализированных процессоров.
Известно устройство для сложения n чисел в последовательном коде, содержащее дерево одноразрядных двоичных сумматоров и буферный регистр [1].
Недостатком устройства является высокая конструктивная сложность.
Наиболее близким по конструкции и функциональным возможностям техническим
решением к предлагаемому является устройство для сложения четырех чисел в последовательном коде, содержащее три одноразрядных двоичных сумматора и два триггера [2].
Недостатком известного устройства являются ограниченные функциональные возможности, так как оно не выполняет сложение более четырех двоичных чисел, представленных в последовательном коде.
Изобретение направлено на решение задачи расширения функциональных возможностей устройства для сложения чисел в последовательном коде.
Названный технический результат достигается путем введения в состав устройства
дополнительно четырех одноразрядных двоичных сумматоров и одного триггера, а также
изменением связей между элементами устройства.
Устройство для сложения чисел в последовательном коде содержит три одноразрядных двоичных сумматора и два синхронных двухступенчатых D-триггера, входы синхронизации которых соединены с входом синхронизации устройства, а входы обнуления соединены с входом начальной установки устройства. В устройстве i-й (i = 1,2,3) инфор2
BY 5079 C1
мационный вход соединен с i-м входом первого одноразрядного двоичного сумматора,
выход переноса которого соединен с первым входом второго одноразрядного двоичного
сумматора. Выход суммы первого одноразрядного двоичного сумматора соединен с первым входом третьего одноразрядного двоичного сумматора, выход суммы которого соединен с выходом устройства.
В отличие от прототипа устройство содержит одноразрядные двоичные сумматоры с
четвертого по седьмой и третий синхронный двухступенчатый D-триггер, вход синхронизации которого соединен с входом синхронизации устройства, а вход обнуления соединен
с входом начальной установки устройства. В устройстве (i+3)-й информационный вход
соединен с i-м входом четвертого одноразрядного двоичного сумматора. Седьмой и восьмой информационные входы устройства соединены соответственно с первым и вторым
входами пятого одноразрядного двоичного сумматора, третий вход которого соединен с
выходом первого D-триггера. Информационный вход первого D-триггера соединен с выходом суммы шестого одноразрядного двоичного сумматора, первый вход которого соединен с выходом второго D-триггера. Информационный вход второго D-триггера соединен с выходом суммы седьмого одноразрядного двоичного сумматора, выход переноса
которого соединен с информационным входом третьего D-триггера. Выход третьего Dтриггера соединен с первым входом седьмого одноразрядного двоичного сумматора, второй вход которого соединен с выходом переноса шестого одноразрядного двоичного сумматора. Второй вход шестого одноразрядного двоичного сумматора соединен с выходом
переноса третьего одноразрядного двоичного сумматора, а третий вход соединен с выходом суммы второго одноразрядного двоичного сумматора. Выход переноса второго одноразрядного двоичного сумматора соединен с третьим входом седьмого одноразрядного
двоичного сумматора, второй вход второго одноразрядного двоичного сумматора соединен с выходом переноса пятого одноразрядного двоичного сумматора. Выход суммы пятого одноразрядного двоичного сумматора соединен со вторым входом третьего одноразрядного двоичного сумматора, третий вход которого соединен с выходом суммы
четвертого одноразрядного двоичного сумматора. Выход переноса четвертого одноразрядного двоичного сумматора соединен с третьим входом второго одноразрядного двоичного сумматора.
На чертеже (фиг. 1) представлена схема устройства для сложения чисел в последовательном коде.
Устройство содержит семь одноразрядных двоичных сумматоров (ОДС) 1-7, три синхронных двухступенчатых D-триггера 8, 9 и 10, восемь информационных входов 11-18,
вход синхронизации 19, вход начальной установки 20 и выход 21.
Устройство выполняет сложение восьми n-разрядных двоичных чисел
Xj = x0j + 2x1j + 4x2j + ... + 2n-1хn-1j, j = 1,8 , представленных в последовательном коде:
S=
8
¦Xj
j =1
=
8 n −1
¦ ¦ x tj 2 t
j =1 t = 0
=
n +2
¦ sk 2 k ,
k =0
где xtj, sk ∈{0,l}, t = 0, n − 1 , k = 0, n + 2 .
Устройство для сложения чисел в последовательном коде работает следующим образом.
На вход начальной установки 20 подается импульс, обнуляющий триггеры 8, 9 и 10.
На информационные входы 11-18 подаются последовательно во времени одноименные
(имеющие одинаковые веса) разряды x0j, xlj, ..., xn-1j суммируемых чисел Хj (x0j - младший
разряд), сопровождаемые серией из n тактовых импульсов, поступающих на вход синхронизации 19 устройства. После этого поступление данных на информационные входы 1118 блокируется, а на вход синхронизации 19 подаются дополнительно три тактовых импульса (разрядность суммы S восьми n-разрядных чисел равна n + 3 бита).
На выходе 21 устройства последовательно во времени формируются разряды s0, sl, ...,
sn+2 суммы S, начиная с младшего s0.
3
BY 5079 C1
После (n + 3)-го тактового импульса устройство готово к выполнению сложения очередных восьми чисел без предварительного обнуления триггеров 8, 9 и 10.
Принцип работы устройства основан на суммировании одноименных (с одинаковыми
весами) разрядов восьми чисел с тремя переносами, сформированными на предыдущем
такте сложения и хранящимися в триггерах 8, 9 и 10.
Семь ОДС 1-7, соединенных, как показано на фиг. 1, образуют одиннадцативходовый
сумматор, который в каждом такте выполняет сложение девяти двоичных цифр с весом 20
(восемь одноименных разрядов суммируемых чисел и состояние триггера 8), одной двоичной цифры с весом 21 (состояние триггера 9) и одной двоичной цифры с весом 22 (состояние триггера 10). Здесь и далее веса указаны относительно весов очередных разрядов
суммируемых чисел.
При этом на выходе 21 устройства формируется очередная цифра результата с весом
0
2 , на выходе суммы ОДС 6 - первый перенос с весом 21, на выходе суммы ОДС 7 - второй
перенос с весом 22, на выходе переноса ОДС 7 - третий перенос с весом 23. В момент
окончания текущего тактового импульса эти переносы заносятся соответственно в триггеры 8, 9 и 10 и на следующем такте суммируются с очередными разрядами восьми чисел,
веса которых в два раза больше по сравнению с весами предыдущих разрядов.
Математическое описание работы устройства имеет вид:
x kl + x k2 + ... + x k8 + Q1 (k) + 2Q2 (k) + 4Q3 (k) = = s k + 2z 6 (k) + 4z 7 (k) + 8p7 (k);½
¾
Q1 (k + 1) = z 6 (k); Q 2 (k + l) = z 7 (k); Q3 (k + 1) = p 7 (k),
¿
где xkj, k = 0, n + 2 , j = 1,8 - значение k-го разряда j-го числа (очевидно, что
xnj = xn + 1,j = xn + 2,j ≡ 0);
Q1(k), Q2(k), Q3(k) - состояния соответственно триггеров 8, 9 и 10 на k-м такте (очевидно, что Q1(0) = Q2(0) = Q3(0) ≡ 0, поскольку триггеры перед началом работы обнулены,
и Q1(n + 3) = Q2(n + 3) = Q3(n + 3) ≡ 0);
sk = z4(k) – значение k-го разряда результата, соответствующее сигналу суммы ОДС 4
на k-м такте;
z6(k) - сигнал суммы ОДС 6 на k-м такте;
z7(k) - сигнал суммы ОДС 7 на k-м такте;
p7(k) - сигнал переноса ОДС 7 на k-м такте.
Работа предлагаемого устройства иллюстрируется временными диаграммами (фиг. 2),
которые соответствуют сложению восьми четырехразрядных двоичных чисел X1 = 1111,
X2 = 1100, X3 = 1011, X4 = 1000, Х5 = 1010, Х6 = 0101, Х7 = 1101, X8 = 1110:
S=
8
8
3
¦ X j = ¦ ¦ x tj 2 t
j =1
j =1 t = 0
=
6
¦ sk 2 k
= 1111 + 1100 + 1011 + 1000 + 1010 + 0101 + 1101 + 1110 = 1011000.
k =0
На фиг. 2 символами обозначены:
xtj, t = 0,3 , j = 1,8 - значение t-го разряда j-го числа, который подается на j-й информационный вход устройства;
z1, p1 - соответственно сигналы суммы и переноса ОДС 1;
z2, p2 - соответственно сигналы суммы и переноса ОДС 2;
z3, p3 - соответственно сигналы суммы и переноса ОДС 3;
z4, p4 - соответственно сигналы суммы (этот сигнал является выходным сигналом sk
устройства) и переноса ОДС 4;
z5, р5 - соответственно сигналы суммы и переноса ОДС 5;
z6, р6 - соответственно сигналы суммы и переноса ОДС 6;
z7, p7 - соответственно сигналы суммы и переноса ОДС 7;
Q1, Q2, Q3 - соответственно состояния D-триггеров 8, 9 и 10.
Достоинствами устройства для сложения чисел в последовательном коде являются
широкие функциональные возможности, простая конструкция и отсутствие латентности
при формировании результата.
4
BY 5079 C1
Источники информации:
1. А.с. СССР 1714589, 1992.
2. А.с. СССР 1783516, 1992.
Фиг. 2
Национальный центр интеллектуальной собственности.
220034, г. Минск, ул. Козлова, 20.
Документ
Категория
Без категории
Просмотров
0
Размер файла
126 Кб
Теги
by5079, патент
1/--страниц
Пожаловаться на содержимое документа