close

Вход

Забыли?

вход по аккаунту

?

Патент BY5224

код для вставкиСкачать
ОПИСАНИЕ
ИЗОБРЕТЕНИЯ
К ПАТЕНТУ
РЕСПУБЛИКА БЕЛАРУСЬ
BY (11) 5224
(13) C1
(19)
7
(51) G 06F 7/50
(12)
НАЦИОНАЛЬНЫЙ ЦЕНТР
ИНТЕЛЛЕКТУАЛЬНОЙ
СОБСТВЕННОСТИ
(54)
УСТРОЙСТВО ДЛЯ СЛОЖЕНИЯ
ШЕСТИ n-РАЗРЯДНЫХ ДВОИЧНЫХ ЧИСЕЛ
В ПОСЛЕДОВАТЕЛЬНО-ПАРАЛЛЕЛЬНОМ КОДЕ
(21) Номер заявки: a 19990167
(22) 1999.02.19
(46) 2003.06.30
(71) Заявитель: Белорусский государственный университет (BY)
(72) Авторы: Авгуль Леонид Болеславович;
Булаш Юрий Леонидович; Супрун Валерий Павлович (BY)
(73) Патентообладатель: Белорусский государственный университет (BY)
BY 5224 C1
(57)
1. Устройство для сложения шести n разрядных двоичных чисел в последовательнопараллельном коде, содержащее три синхронных двухступенчатых D-триггера, входы
синхронизации которых соединены со входом синхронизации устройства, входы установки в ноль соединены со входом начальной установки устройства, отличающееся тем, что
содержит полусумматор, блок суммирования и два семивходовых одноразрядных сумматора, i-й (i = 1, 2, …, 6) вход первого из которых соединен с i-м информационным входом
устройства, i-й вход второго семивходового одноразрядного сумматора соединен с (i+6)-м
информационным входом устройства, первый выход первого семивходового одноразрядного сумматора соединен с первым выходом устройства, второй выход первого семивходового одноразрядного сумматора соединен с первым входом полусумматора, второй
вход которого соединен с первым выходом второго семивходового одноразрядного сумматора, второй выход которого соединен с первым входом блока суммирования, второй и
третий входы которого соединены с выходом переноса полусумматора и третьим выходом
Фиг. 1
BY 5224 C1
первого семивходового одноразрядного сумматора соответственно, первый выход блока
суммирования соединен с информационным входом первого D-триггера, прямой выход
которого соединен с четвертым входом блока суммирования, второй выход которого соединен с информационным входом второго D-триггера, прямой выход которого соединен
с седьмым входом второго семивходового одноразрядного сумматора, третий выход которого соединен с пятым входом блока суммирования, третий выход которого соединен с
информационным входом третьего D-триггера, прямой выход которого соединен с седьмым входом первого семивходового одноразрядного сумматора, а выход суммы полусумматора соединен с вторым выходом устройства.
2. Устройство по п. 1, отличающееся тем, что блок суммирования содержит мажоритарный элемент с порогом два, два элемента И, элемент ИЛИ и два элемента сложения по
модулю два, k-й (k = 1, 2, 3, 4) вход первого из которых соединен с k-м входом блока суммирования, k-м входом мажоритарного элемента с порогом два и k-м входом первого элемента И, выход мажоритарного элемента с порогом два соединен с первым входом
второго элемента сложения по модулю два, выход первого элемента И соединен с первым
входом второго элемента И, первым входом элемента ИЛИ и вторым входом второго элемента сложения по модулю два, третий вход которого соединен с пятым входом блока
суммирования и вторым входом второго элемента И, выход которого соединен со вторым
входом элемента ИЛИ, выход которого соединен с первым выходом блока суммирования,
выходы второго и первого элемента сложения по модулю два соединены со вторым и
третьим выходами блока суммирования соответственно.
(56)
Белоус А.И. и др. Микропроцессорный комплект БИС серии К1815 для цифровой обработки сигналов. - М.: Радио и связь, 1992. - С. 119.
BY 950174 A, 1997.
BY 960199 A, 1997.
RU 2047216 C1, 1995.
SU 1783516 A1, 1992.
SU 1464155 A1, 1989.
EP 0656582 A1, 1995.
US 5227989 A, 1994.
Изобретение относится к вычислительной технике и микроэлектронике и может быть
использовано для построения арифметических устройств ЭВМ и специализированных
процессоров.
Известно устройство для сложения четырех двоичных чисел в последовательном коде,
содержащее три одноразрядных двоичных сумматора и два триггера [1].
Недостатками устройства являются низкое быстродействие и ограниченные
функциональные возможности, поскольку оно не обеспечивает сложение более четырех
операндов.
Наиболее близким по функциональным возможностям и конструкции техническим
решением к предлагаемому является конвейерное устройство для сложения N двоичных
чисел в последовательно-параллельном коде, содержащее при N = 6 пять конвейерных
сумматоров, каждый из которых включает в себя два комбинационных одноразрядных
двоичных сумматора и пять триггеров [2].
Недостатками известного устройства для сложения двоичных чисел в
последовательно-параллельном коде является высокая конструктивная сложность, а также
наличие задержки в выдаче результата сложения (латентность), обусловленной
конвейерной структурой устройства.
2
BY 5224 C1
Изобретение направлено на решение задачи упрощения конструкции устройства для
сложения двоичных чисел в последовательно-параллельном коде и устранения
латентности.
Названный технический результат достигается путем использования новых элементов
(многовходовых одноразрядных сумматоров, полусумматора, блока суммирования), а
также изменением межсоединений элементов в схеме устройства.
Устройство для сложения шести n-разрядных двоичных чисел в последовательнопараллельном коде содержит три синхронных двухступенчатых D-триггера, входы синхронизации которых соединены с входом синхронизации устройства, входы начальной
установки соединены с входом начальной установки устройства.
В отличие от прототипа, устройство содержит полусумматор, блок суммирования и
два семивходовых одноразрядных сумматора, i-й (i = 1,2,...,6) вход первого из которых соединен с i-м информационным входом устройства, i-й вход второго семивходового одноразрядного сумматора соединен с (i+6)-м информационным входом устройства. Первый
выход первого семивходового одноразрядного сумматора соединен с первым выходом
устройства. Второй выход первого семивходового одноразрядного сумматора соединен с
первым входом полусумматора, второй вход которого соединен с первым выходом
второго семивходового одноразрядного сумматора, второй выход которого соединен с
первым входом блока суммирования, второй и третий входы которого соединены
соответственно с выходом переноса полусумматора и третьим входом первого
семивходового одноразрядного сумматора. Первый выход блока суммирования соединен
с информационным входом первого D-триггера, прямой выход которого соединен с
четвертым входом блока суммирования, второй выход которого соединен с
информационным входом второго D-триггера, прямой выход которого соединен с
седьмым входом второго семивходового одноразрядного сумматора, третий выход
которого соединен с пятым входом блока суммирования, третий выход которого соединен
с информационным входом третьего D-триггера, прямой выход которого соединен с
седьмым входом первого семивходового одноразрядного сумматора. Выход суммы
полусумматора соединен со вторым выходом устройства.
При этом блок суммирования содержит мажоритарный элемент с порогом два, два
элемента И, элемент ИЛИ и два элемента сложения по модулю два, k-й (k = 1,2,3,4) вход
первого из которых соединен с k-м входом блока сложения, k-м входом мажоритарного
элемента с порогом два и k-м входом первого элемента И. Выход мажоритарного элемента
с порогом два соединен с первым входом второго элемента сложения по модулю два.
Выход первого элемента И соединен с первым входам второго элемента И, первым
входом элемента ИЛИ и вторым входом второго элемента сложения по модулю два,
третий вход которого соединен с пятым входом блока суммирования и вторым входом
второго элемента И, выход которого соединен со вторым входом элемента ИЛИ, выход
которого соединен с первым выходом блока сложения. Выходы второго и первого
элементов сложения по модулю два соединены соответственно со вторым и третьим
выходами блока сложения.
На фиг. 1 представлена схема устройства для сложения шести n-разрядных двоичных
чисел в последовательно-параллельном коде, на фиг. 2 - схема блока суммирования,
входящая в состав устройства.
Устройство для сложения шести n-разрядных двоичных чисел в последовательнопараллельном коде (фиг. 1) содержит два семивходовых одноразрядных сумматора 1 и 2,
полусумматор 3, блок суммирования 4, три синхронных двухступенчатых D-триггера 5, 6
и 7, двенадцать информационных входов 8-19, вход синхронизации 20, вход начальной
установки 21 и два выхода 22 и 23.
Блок суммирования (фиг. 2) содержит два элемента сложения по модулю два 24 и 25,
мажоритарный элемент с порогом два 26, два элемента И 27 и 28, элемент ИЛИ 29, пять
входов 30-34 и три выхода 35-37.
3
BY 5224 C1
Блок суммирования выполняет сложение четырех двоичных цифр с весом 20 и одной
двоичной цифры с весом 21:
xl + х2 + х3 + х4 + 2х5 = 4ϕ2 + 2ϕ1 + ϕ0,
где x1, х2, х3, х4 - сигналы, подаваемые на входы блока (в произвольном порядке) с первого
по четвертый 30-33;
х5 - сигнал, подаваемый на пятый вход 34 блока;
ϕ2, ϕ1, ϕ0 - сигналы, формируемые соответственно на первом 35, втором 36 и
третьем 37 выходах блока.
На фиг. 2 представлен один из возможных вариантов построения блока суммирования,
схема которого описывается выражениями:
ϕ0 = x1 ⊕ x2 ⊕ x3 ⊕ x4;
ϕ1 = M2(x1, x2, x3, x4) ⊕ x1x2x3x4 ⊕ x5;
ϕ2 = x1x2x3x4 ⊕ x5 ⋅ M2(x1, x2, x3, x4),
где М2(х1, х2, х3, х4) - функция, реализуемая мажоритарным элементом с порогом два,
которая определяется следующим образом:
1, если x1 + x 2 + x 3 + x 4 ≥ 2;
M 2 (x 1 , x 2 , x 3 , x 4 ) =
0, если x1 + x 2 + x 3 + x 4 < 2.
Семивходовый одноразрядный сумматор формирует трехразрядный позиционный
двоичный код числа единиц, содержащихся во входном семиразрядном двоичном слове:
xl + х2 + х3 + х4 + х5 + х6 + x7 = 4f2 + 2f1 + f0,
где xl, x2, ..., x7 - сигналы, подаваемые на входы (в произвольном порядке) семивходового
одноразрядного сумматора;
f2, f1, f0 - сигналы, формируемые на выходах семивходового одноразрядного
сумматора.
В описании и формуле изобретения и принято, что сигнал f0 формируется на первом,
сигнал f1 - на втором и сигнал f2 - на третьем выходах семивходового одноразрядного
сумматора.
Предлагаемое устройство выполняет сложение шести n-разрядных двоичных чисел
Xj = x0j + 2х1j + 4x2j + ... + 2n-1xn-l,j,
j = 1,6 , поступающих на входы устройства в
последовательно-параллельном коде по два разряда одновременно:
6
6 n −1
n+2
j =1
j =1 h = 0
k =0
S = ¦Xj = ¦
¦ x hj 2 h = ¦ s k 2 k ,
(1)
где x hj , s k ∈ {0,1}, h = 0, n − 1, j = 1,6, k = 0, n + 2 .
Отметим, что при сложении шести n-разрядных двоичных чисел сумма S будет иметь
длину n+3 бит.
В дальнейшем (при описании работы устройства) полагаем, что n - четное. Если n нечетное, то к суммируемым двоичным числам добавляются по одному тождественно
равному нулю старшему разряду. При этом устройство будет выполнять сложение шести
(n+1)-разрядных чисел.
Преобразуем выражение (1) к виду:
6
p
(
j =1i = 0
r
) ¦ 2 2l (s 2l + 2s 2l +1 ) ,
S = ¦ ¦ 2 2i x 2i, j + 2x 2i +1, j =
l=0
где р = n/2-1, r = n/2+1, sn+3 ≡ 0.
На входы устройства числа Хj поступают в последовательно-параллельном коде по
два разряда (x2i,j, x2i+l,j) одновременно (начиная с младших разрядов x0,j и x1,j). Результат
4
BY 5224 C1
сложения также формируется в последовательно-параллельном коде по два разряда (s2l,
s2l+l) одновременно за каждый такт сложения (начиная с младших разрядов s0 и s1).
Устройство работает следующим образом. На вход начальной установки 21 подается
импульс, обнуляющий триггеры 5, 6 и 7. В сопровождении серии из n/2 тактовых импульсов, поступающих на вход синхронизации 20, на информационные входы 8-13 последовательно подаются n/2 векторов четных разрядов суммируемых чисел (x01, x02, ... x06), (x21,
x22, … x26), ..., (xn-2,1, xn-2,2, … xn-2,6); на информационные входы 14-19 - n/2 векторов нечетных разрядов суммируемых чисел (x11, x12, … x16), (x31, x32, ... x36), ..., (xn-1,1, xn-1,2, ... xn-1,6).
При этом на выходах устройства 22 и 23 формируются соответственно четные и
нечетные пары разрядов суммы (s0, s1), (s2, s3), ..., (sn-2, sn-1).
После этого подача сигналов на информационные входы 8-19 блокируется, а на вход
синхронизации 20 подаются дополнительно два тактовых импульса, которые
обеспечивают формирование трех старших разрядов суммы. Первый (из двух
дополнительных) импульс формирует пару (sn, sn+1), второй - пару (sn+2, 0).
После прихода (n/2+2)-го тактового импульса устройство готово к выполнению
сложения очередных чисел без предварительного обнуления триггеров.
Укажем, что четные разряды (s0, s2, ..., sn+2) формируются на выходе 22 устройства, а
нечетные разряды (s1, s3, ..., sn+1) - на выходе 23 устройства.
Работа устройства иллюстрируется временными диаграммами (фиг. 3), которые соответствуют сложению шести чисел при n = 6: X1 = 111111; X2 = 101101; Х3 = 010010;
Х4 = 1011; Х5 = 1111; Х6 = 111110.
Достоинствами устройства являются широкие функциональные возможности, простая
конструкция, высокое быстродействие и отсутствие латентности при формировании
результата.
Источники информации:
1. А.с. СССР 1783516, 1992.
2. А.И. Белоус и др. Микропроцессорный комплект БИС серии К1815 для цифровой
обработки сигналов. - М.: Радио и связь, 1992. - С. 119.
Фиг. 2
5
BY 5224 C1
Фиг. 3
Национальный центр интеллектуальной собственности.
220034, г. Минск, ул. Козлова, 20.
Документ
Категория
Без категории
Просмотров
0
Размер файла
162 Кб
Теги
by5224, патент
1/--страниц
Пожаловаться на содержимое документа