close

Вход

Забыли?

вход по аккаунту

?

Патент BY7361

код для вставкиСкачать
ОПИСАНИЕ
ИЗОБРЕТЕНИЯ
К ПАТЕНТУ
РЕСПУБЛИКА БЕЛАРУСЬ
BY (11) 7361
(13) C1
(19)
(46) 2005.09.30
(12)
7
(51) G 06F 7/50
НАЦИОНАЛЬНЫЙ ЦЕНТР
ИНТЕЛЛЕКТУАЛЬНОЙ
СОБСТВЕННОСТИ
(54)
УСТРОЙСТВО ДЛЯ СЛОЖЕНИЯ ЧИСЕЛ
В ПОСЛЕДОВАТЕЛЬНО-ПАРАЛЛЕЛЬНОМ КОДЕ
(21) Номер заявки: a 20000435
(22) 2000.05.03
(43) 2001.12.30
(71) Заявитель: Белорусский государственный университет (BY)
(72) Авторы: Авгуль Леонид Болеславович; Булаш Юрий Леонидович; Петроченко Андрей Сергеевич; Супрун
Валерий Павлович (BY)
(73) Патентообладатель: Белорусский государственный университет (BY)
(56) Белоус А.И. и др. Микропроцессорный
комплект БИС серии К1815 для цифровой обработки сигналов. - М.: Радио и связь, 1992. - С. 119.
EP 0020185 B1, 1983.
US 3636334 A, 1972.
BY 7361 C1 2005.09.30
(57)
Устройство для сложения чисел в последовательно-параллельном коде, содержащее
два синхронных двухступенчатых D-триггера, входы синхронизации которых соединены с
входом синхронизации устройства, входы установки в ноль соединены с входом начальной установки устройства, отличающееся тем, что содержит блок суммирования, содержащий три мажоритарных элемента с порогом два, два мажоритарных элемента с порогом
четыре, десять элементов И, пять элементов ЗАПРЕТ, элемент ИЛИ и шесть элементов
Фиг. 1
BY 7361 C1 2005.09.30
сложение по модулю два, i-й (i = 1,2,…,4) вход первого из которых соединен с входом
младшего разряда i-го операнда, i-м входом первого мажоритарного элемента с порогом
два и i-м входом первого мажоритарного элемента с порогом четыре, выход которого соединен с первым входом четвертого и первым входом пятого элемента сложение по модулю
два, с первым инверсным входом первого, первым прямым входом второго, первым инверсным входом третьего и первым инверсным входом пятого элемента ЗАПРЕТ, с первым входом второго, первым входом пятого, первым входом шестого и первым входом
девятого элемента И, выход которого соединен с первым входом элемента ИЛИ, второй
вход которого соединен с выходом десятого элемента И, первый вход которого соединен с
вторым входом четвертого элемента сложение по модулю два, с выходом первого мажоритарного элемента с порогом два, с первым входом седьмого и первым входом восьмого
элемента И, с первым прямым входом первого, первым прямым входом третьего и первым
прямым входом пятого элемента ЗАПРЕТ, выход которого соединен с первым входом
шестого элемента сложение по модулю два, выход которого соединен с информационным
входом первого D-триггера, прямой выход которого соединен с пятым входом первого
элемента сложение по модулю два, с пятым входом первого мажоритарного элемента с
порогом два и с пятым входом первого мажоритарного элемента с порогом четыре, вход
среднего разряда i-го операнда соединен с i-м входом второго элемента сложение по модулю два, i-м входом второго мажоритарного элемента с порогом два и i-м входом второго мажоритарного элемента с порогом четыре, выход второго элемента сложение по
модулю два соединен с третьим входом четвертого элемента сложение по модулю два, с
вторым прямым входом третьего и вторым прямым входом пятого элемента ЗАПРЕТ, с
вторым входом седьмого, вторым входом восьмого, вторым входом десятого элемента И,
а также со вторым прямым входом первого элемента ЗАПРЕТ, выход которого соединен с
пятым входом пятого элемента сложение по модулю два, выход седьмого элемента И соединен с четвертым входом элемента ИЛИ, пятый вход которого соединен с выходом пятого элемента И, второй вход которого соединен с вторым входом пятого элемента
сложение по модулю два, с вторым прямым входом второго, третьим прямым входом
третьего и первым прямым входом четвертого элемента ЗАПРЕТ, с выходом второго мажоритарного элемента с порогом два, с первым входом третьего и третьим входом восьмого элемента И, выход третьего элемента И соединен с шестым входом элемента ИЛИ,
седьмой вход которого соединен с выходом четвертого элемента И, первый вход которого
соединен с третьим входом пятого элемента сложение по модулю два, с первым инверсным входом второго, вторым инверсным входом третьего и первым инверсным входом
четвертого элемента ЗАПРЕТ, с вторым входом шестого элемента сложение по модулю
два, с выходом второго мажоритарного элемента с порогом четыре, с вторым входом девятого и третьим входом десятого элемента И, вход старшего разряда i-го операнда соединен с i-м входом третьего элемента сложение по модулю два, с i-м входом третьего
мажоритарного элемента с порогом два и i-м входом первого элемента И, выход третьего
элемента сложение по модулю два соединен с четвертым входом пятого элемента сложение по модулю два, со вторым входом второго, вторым входом третьего, вторым входом
шестого, третьим входом седьмого, третьим входом девятого и четвертым входом десятого элемента И, со вторым прямым входом четвертого и третьим прямым входом пятого
элемента ЗАПРЕТ, выход четвертого элемента ЗАПРЕТ соединен с третьим входом шестого элемента сложение по модулю два, четвертый вход которого соединен с выходом
третьего мажоритарного элемента с порогом два, третьим входом третьего, вторым входом четвертого, третьим входом пятого, третьим входом шестого, четвертым входом
седьмого и четвертым входом восьмого элемента И, выход которого соединен с третьим
входом элемента ИЛИ, выход первого элемента И соединен с пятым входом шестого элемента сложение по модулю два и восьмым входом элемента ИЛИ, выход которого соединен с информационным входом второго D-триггера, прямой выход которого соединен с
2
BY 7361 C1 2005.09.30
пятым входом второго элемента сложение по модулю два, с пятым входом второго мажоритарного элемента с порогом два и с пятым входом второго мажоритарного элемента с
порогом четыре, выход второго и третьего элементов ЗАПРЕТ соединены соответственно
с шестым и седьмым входами шестого элемента сложение по модулю два, выход второго
и шестого элементов И соединены соответственно с восьмым входом шестого элемента
сложение по модулю два и девятым входом элемента ИЛИ, выход первого, четвертого и
пятого элемента сложение по модулю два является соответственно первым, вторым и
третьим выходом устройства.
Изобретение относится к вычислительной технике и микроэлектронике и может быть
использовано для построения арифметических устройств ЭВМ и специализированных
процессоров.
Известно устройство для сложения четырех двоичных чисел в последовательном коде,
содержащее три одноразрядных двоичных сумматора и два триггера [1].
Недостатком устройства, является ограниченные функциональные возможности, поскольку оно не обеспечивает одновременное сложение более четырех операндов.
Наиболее близким по функциональным возможностям и конструкции техническим
решением к предлагаемому является конвейерное устройство для сложения N двоичных
чисел в последовательно-параллельном коде, содержащее при N = 4 три конвейерных
сумматора, каждый из которых включает в себя два комбинационных одноразрядных двоичных сумматора и пять триггеров [2].
Недостатками известного устройства для сложения чисел в последовательнопараллельном коде являются высокая конструктивная сложность, а также наличие задержки в выдаче результата сложения (латентность), обусловленной конвейерной структурой устройства.
Изобретение направлено на решение задачи упрощения конструкции устройства для
сложения чисел в последовательно-параллельном коде и устранения латентности.
Названный технический результат достигается путем использования блока суммирования, а также изменением межсоединений в схеме устройства.
Устройство для сложения чисел в последовательно-параллельном коде содержит два
синхронных двухступенчатых D-триггера, входы синхронизации которых соединены с
входом синхронизации устройства, входы установки в ноль соединены с входом начальной установки устройства.
В отличие от прототипа, устройство содержит блок суммирования, который содержит
три мажоритарных элемента с порогом два, два мажоритарных элемента с порогом четыре, десять элементов И, пять элементов ЗАПРЕТ, элемент ИЛИ и шесть элементов сложение по модулю два. При этом i-й (i = 1,2,...,4) вход первого элемента сложения по модулю
два соединен с входом младшего разряда 1-го операнда, i-м входом первого мажоритарного элемента с порогом два и i-м входом первого мажоритарного элемента с порогом четыре. Выход первого мажоритарного элемента с порогом четыре соединен с первым входом
четвертого и первым входом пятого элемента сложение по модулю два, первым инверсным входом первого, первым прямым входом второго, первым инверсным входом третьего и первым инверсным входом пятого элемента ЗАПРЕТ, первым входом второго,
первым входом пятого, первым входом шестого и первым входом девятого элементов И.
Выход девятого элемента И соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом десятого элемента И. Первый вход десятого элемента И соединен со вторым входом четвертого элемента сложение по модулю два, выходом первого
мажоритарного элемента с порогом два, первым входом седьмого и первым входом восьмого элементов И, первым прямым входом первого, первым прямым входом третьего и
первым прямым входом пятого элементов ЗАПРЕТ. Выход пятого элемента ЗАПРЕТ со3
BY 7361 C1 2005.09.30
единен с первым входом шестого элемента сложения по модулю два, выход которого соединен с информационным входом первого D-триггера. Прямой выход первого Dтриггера соединен с пятым входом первого элемента сложения по модулю два, пятым
входом первого мажоритарного элемента с порогом два и пятым входом первого мажоритарного элемента с порогом четыре. При этом вход среднего разряда i-го операнда соединен с i-м входом второго элемента сложения по модулю два, i-м входом второго
мажоритарного элемента с порогом два и i-м входом второго мажоритарного элемента с
порогом четыре. Выход второго элемента сложения по модулю два соединен с третьим
входом четвертого элемента сложения по модулю два, вторым прямым входом третьего и
вторым прямым входом пятого элементов ЗАПРЕТ, вторым входом седьмого, вторым
входом восьмого, вторым входом десятого элементов И и вторым прямым входом первого
элемента ЗАПРЕТ. Выход первого элемента ЗАПРЕТ соединен с пятым входом пятого
элемента сложения по модулю два. Выход седьмого элемента И соединен с четвертым
входом элемента ИЛИ, пятый вход которого соединен с выходом пятого элемента И. Второй вход пятого элемента И соединен с вторым входом пятого элемента сложения по модулю два, вторым прямым входом второго, третьим прямым входом третьего и первым
прямым входом четвертого элементов ЗАПРЕТ, выходом второго мажоритарного элемента с порогом два, первым входом третьего и третьим входом восьмого элементов И. Выход третьего элемента И соединен с шестым входом элемента ИЛИ, седьмой вход
которого соединен с выходом четвертого элемента И. Первый вход четвертого элемента И
соединен с третьим входом пятого элемента сложения по модулю два, первым инверсным
входом второго, вторым инверсным входом третьего и первым инверсным входом четвертого элементов ЗАПРЕТ, вторым входом шестого элемента сложения по модулю два, выходом второго мажоритарного элемента с порогом четыре, вторым входом девятого и
третьим входом десятого элементов И. При этом вход старшего разряда i-го операнда соединен с i-м входом третьего элемента сложения по модулю два, i-м входом третьего мажоритарного элемента с порогом два и i-м входом первого элемента И. Выход третьего
элемента сложения по модулю два соединен с четвертым входом пятого элемента сложения по модулю два, вторым входом второго, вторым входом третьего, вторым входом
шестого, третьим входом седьмого, третьим входом девятого и четвертым входом десятого элементов И, вторым прямым входом четвертого и третьим прямым входом пятого
элементов ЗАПРЕТ. Выход четвертого элемента ЗАПРЕТ соединен с третьим входом
шестого элемента сложения по модулю два. Четвертый вход шестого элемента сложения
по модулю два соединен с выходом третьего мажоритарного элемента с порогом два,
третьим входом третьего, вторым входом четвертого, третьим входом пятого, третьим
входом шестого, четвертым входом седьмого и четвертым входом восьмого элементов И.
Выход восьмого элемента И соединен с третьим входом элемента ИЛИ. Выход первого
элемента И соединен с пятым входом шестого элемента сложения по модулю два и восьмым входом элемента ИЛИ. Выход элемента ИЛИ соединен с информационным входом
второго D-триггера, прямой выход которого соединен с пятым входом второго элемента
сложения по модулю два, пятым входом второго мажоритарного элемента с порогом два и
пятым входом второго мажоритарного элемента с порогом четыре. Выходы второго и
третьего элементов ЗАПРЕТ соединены соответственно с шестым и седьмым входами
шестого элемента сложения по модулю два. Выходы второго и шестого элементов И соединены соответственно с восьмым входом шестого элемента сложения по модулю два и
девятым входом элемента ИЛИ. Выходы первого, четвертого и пятого элементов сложения по модулю два является соответственно первым, вторым и третьим выходами устройства.
На фиг. 1 представлена схема предлагаемого устройства для сложения чисел в последовательно-параллельном коде, на фиг. 2 - функциональная схема блока суммирования,
входящего в состав предлагаемого устройства.
4
BY 7361 C1 2005.09.30
Устройство для сложения чисел в последовательно-параллельном коде (фиг. 1) содержит блок суммирования 1, два синхронных двухступенчатых D-триггера 2 и 3, четыре
входа 4-7 младших разрядов операндов, четыре входа 8-11 средних разрядов операндов,
четыре входа 12-15 старших разрядов операндов, вход синхронизации 16, вход начальной
установки 17, выход 18 младшего разряда суммы, выход 19 среднего разряда суммы и выход 20 старшего разряда суммы.
Блок суммирования (фиг. 2), входящий в состав устройства, содержит шесть элементов сложения по модулю два 21-26, три мажоритарных элемента с порогом два 27-29, два
мажоритарных элемента с порогом четыре 30 и 31, десять элементов И 32-41, пять элементов ЗАПРЕТ 42-46, элемент ИЛИ 47, пять входов младших разрядов 4-7 и 48, пять
входов средних разрядов 8-11 и 49, четыре входа старших разрядов 12-15 и пять выходов
18, 19, 20, 50 и 51. При этом входы 4-7, 8-11 и 12-15 блока суммирования являются соответственно входами младших, средних и старших разрядов устройства, а входы 48 и 49
блока суммирования соединены соответственно с прямыми выходами триггеров 1 и 2.
Выходы 18, 19 и 20 блока суммирования являются выходами устройства, а выходы 50 и 51
соединены соответственно с информационными входами (D-входами) триггеров 1 и 2.
Блок суммирования выполняет взвешенное сложение трех кортежей двоичных переменных (х1,x2,x3,х4), (х5,x6,x7,x8,x9) и (x10,x11,x12,x13,x14):
С = 4(х1+х2+х3+х4)+2(х5+х6+х7+х8+х9)+x10+x11+x12+x13+x14,
где x1-x4 - двоичные переменные, подаваемые (в произвольном порядке) на входы 12-15
старших разрядов блока суммирования;
х5-х9 - двоичные переменные, подаваемые на входы средних разрядов (в произвольном
порядке) блока суммирования 8-11 и 49;
х10-х14 - двоичные переменные, подаваемые на входы младших разрядов (в произвольном порядке) блока суммирования 4-7 и 48.
На выходах 18, 19, 20, 50 и 51 блока суммирования формируются соответственно двоичные сигналы с0, c1, c2, c3 и c4, составляющие двоичное представление суммы
С = 16с4 + 8с3 + 4с2 + 2c1 + с0.
Функциональная схема блока суммирования (фиг. 2) построена согласно следующим
соотношениям:
с0 = L0
c1 = L1 ⊕ М 02 ⊕ М 04 ;
2
c2 = L2 ⊕ М12 ⊕ М 04 ⊕ М14 ⊕ L1 М 02 М 0 ;
4
4
4
4
4
c3 = М14 ⊕ М 22 ⊕ М 42 ⊕ М 04 М12 М1 ⊕L1 М 02 М 0 М12 М1 ⊕L2 М 04 ⊕L2 М12 М1 ⊕L1L2 М 02 М 0 ;
c4 = М 42 ∨ М14 М 22 ∨ М 04 М12 М 22 ∨L1 М 02 М12 М 22 ∨L2 М 04 М14 ∨L2 М 04 М 42 ∨L2 М12 М 22 ∨
∨L1L2 М 02 М14 ∨L1L2 М 02 М 22 ,
где
L0 = x10 ⊕ x11 ⊕ x12 ⊕ x13 ⊕ x14;
L1 = x5 ⊕ x6 ⊕ x7 ⊕ x8 ⊕ x9;
L2 = x1 ⊕ x2 ⊕ x3 ⊕ x4;
М i0 Mi0 = µ i5 ( x10,x14 ), М1i = µ i5 ( x5,x9 ), М i2 = µ i4 ( x1,x4 ), i = 2,4;
5
BY 7361 C1 2005.09.30
µ kn ( z1,zn )- функция, реализуемая n-входовым мажоритарным элементом с порогом
k(1 ≤ k ≤ n), которая определяется выражением:
µ kn = µ kn ( z1, z n ) =
1, если z1 + z 2 + ... + z n ≤ i;
0, если z1 + z 2 + ... + z n < i,
где zt ∈{0,1}, t = 1,n .
Устройство выполняет сложение четырех n-разрядных двоичных чисел Xj = x0j + 2х1j +
+ 4x2j + 2n-1xn-1,j, j = 1,4 , подаваемых младшими разрядами вперед по три разряда одновременно:
4
n −1
n +1
j=1 h =0
k =0
4
S = ∑ X j = ∑∑ 2 h x hj ∑ 2 k s k ,
j=1
(1)
где sk ∈ {0,1} - двоичные разряды суммы S, k = 0,n+1 .
Отметим, что при сложении четырех n-разрядных двоичных чисел сумма будет иметь
длину n + 2 бита.
Без потери общности полагаем, что разрядность n суммируемых чисел Xj кратна, трем,
т.е. n = 3р, где р = 2, 3, 4,.... Преобразуем выражение (1) к виду:
4
p −1
p
S = ∑∑ 2 3i ( x 3i , j + 2x 3i+1, j + 4x 3i +2, j ) = ∑ 2 3m (s 3m + 2s 3m+1 + 4s 3m+ 2 ) ,
j=1 i = 0
m =0
где Sn+2 ≡ 0.
На входы устройства числа Xj поступают в последовательно-параллельном коде по
три разряда (х3i,j, х3i+1,j, x3i+2,j) одновременно (начиная с младших разрядов x0j, х1j, и x2j).
Результат сложения также формируется в последовательно-параллельном коде по три разряда (s3m, s3m+1, s3m+2), m = 0,p , одновременно за каждый такт сложения (начиная с младших разрядов s0, s1 и s2).
Устройство работает следующим образом. На вход начальной установки 17 подается
импульс, обнуляющий триггеры 2 и 3. В сопровождении серии из р = n/3 тактовых импульсов, поступающих на вход синхронизации 16, на входы 4-7, 8-11 и 12-15 последовательно подаются р векторов разрядов суммируемых чисел. При этом на входы 4-7
подаются разряды (х01,x02,х03,х04), (х31,x32,х33,х34),…,(xn-3,1,xn-3,2,xn-3,3,xn-3,4); на входы 8-11разряды (х11,x12,x13,x14), (x41,x42,x43,x44),...,(xn-2,1,xn-2,2,xn-2,3, xn-2,4) и на входы 12-15-разряды
(х21,x22,x23,x24), (х51,x52,x53,x54),...,(xn-1,1,xn-1,2,xn-1,3,xn-1,4). Ha выходах устройства 18, 19 и 20
также последовательно формируются соответственно векторы разрядов суммы (s0,s3,...,sn-3),
(s1,s4,...,sn-2) и (s2,s5,...,sn-1).
Таким образом, на i-м такте на выходе 18 устройства формируется разряд суммы s3i-3,
на выходе 19 - разряд s3i-2 и на выходе 20 - разряд s3i-1, (1 ≤ i ≤ р).
После этого подача сигналов на входы 4-15 блокируется, а на вход синхронизации 16
подается дополнительно тактовый импульс, который обеспечивает формирование двух
старших разрядов суммы sn и sn+1. При этом sn формируется на выходе 18, sn+1 - на выходе
19. На выходе 20 в (р+1)-м такте будет сигнал логического нуля, поскольку sn+1 ≡ 0.
После прихода (р+1)-го тактового импульса устройство готово к выполнению сложения очередных четырех чисел без предварительного обнуления триггеров 2 и 3.
Работа устройства иллюстрируется временными диаграммами (фиг. 3), которые соответствуют сложению четырех девятиразрядных чисел Х1 = 111111111; X2 = 101110011;
X3 = 100001111; X4 = 110011101.
Достоинствами устройства являются широкие функциональные возможности, простая
конструкция, высокое быстродействие и отсутствие латентности при формировании результата.
6
BY 7361 C1 2005.09.30
Источники информации:
1. А.с. СССР 1783516, МПК G 06F 7/50, 1992.
2. Белоус А.И., Подрубный О.В., Журба В.М. Микропроцессорный комплект БИС серии К1815 для цифровой обработки сигналов: Справочник / Под ред. А.И. Сухопарова. M.: Радио и связь, 1992. - С. 119, рис. 2.41 (прототип).
Фиг. 2
Национальный центр интеллектуальной собственности.
220034, г. Минск, ул. Козлова, 20.
Фиг. 3
Документ
Категория
Без категории
Просмотров
1
Размер файла
110 Кб
Теги
by7361, патент
1/--страниц
Пожаловаться на содержимое документа