close

Вход

Забыли?

вход по аккаунту

?

Патент BY8370

код для вставкиСкачать
ОПИСАНИЕ
ИЗОБРЕТЕНИЯ
К ПАТЕНТУ
РЕСПУБЛИКА БЕЛАРУСЬ
BY (11) 8370
(13) C1
(19)
(46) 2006.08.30
(12)
7
(51) H 04B 7/24, 7/17
НАЦИОНАЛЬНЫЙ ЦЕНТР
ИНТЕЛЛЕКТУАЛЬНОЙ
СОБСТВЕННОСТИ
(54)
УСТРОЙСТВО ДЛЯ ПЕРЕДАЧИ И ПРИЕМА
ЦИФРОВОЙ ИНФОРМАЦИИ
BY 8370 C1 2006.08.30
(21) Номер заявки: a 20030270
(22) 2003.03.27
(43) 2004.09.30
(71) Заявитель: Научно-исследовательское
республиканское унитарное предприятие "Минский НИИ радиоматериалов" (BY)
(72) Авторы: Хитько Валентин Иванович;
Демченко Александр Иванович; Гришанов Виктор Анатольевич; Смирнов Сергей Викторович (BY)
(73) Патентообладатель: Научно-исследовательское республиканское унитарное
предприятие "Минский НИИ радиоматериалов" (BY)
(56) Системы радиосвязи / Под ред. Н.И. Калашникова. - М.: Радио и связь, 1988. С. 154.
SU 1559361 A1, 1990.
SU 1709551 A1, 1992.
WO 99/21314 A1.
EP 0139496 A2, 1985.
EP 0138485 A2, 1985.
(57)
1. Устройство для передачи и приема цифровой информации, содержащее в передающей части блок согласования, первый выход которого соединен с первым входом блока
преобразования кода, блок скремблирования, выходной блок, а в приемной части – входной блок, выход которого соединен со входом блока регенерации, первый выход которого
соединен с первым входом блока дескремблирования, выход блока преобразования кода
соединен с входом блока согласования, отличающееся тем, что передающая и приемная
части устройства содержат каждая блок формирования и блок синхронизации, а блок
скремблирования и блок дескремблирования выполнены с установкой, причем в передающей части устройства второй выход блока согласования соединен со вторым входом
блока преобразования кода, а также соединен с первым входом блока синхронизации, соединен с первым входом блока скремблирования и с первым входом блока формирования,
Фиг. 1
BY 8370 C1 2006.08.30
второй вход которого соединен с выходом блока преобразования кода, первый выход блока
формирования соединен со вторым входом блока синхронизации, выход которого соединен с входом выходного блока, второй и третий выходы блока формирования соединены
со вторым и третьим входами блока скремблирования соответственно, выход которого
соединен с третьим входом блока формирования, а в приемной части устройства второй
выход блока регенерации соединен с первым входом блока формирования, первый и второй выходы которого соединены со вторым и третьим входами блока дескремблирования
соответственно, выход которого соединен со вторым входом блока формирования, третий
выход которого соединен с первым входом блока синхронизации, второй вход которого
соединен с первым входом блока дескремблирования, с третьим входом блока формирования и с первым входом блока преобразования кода, второй вход которого соединен с
выходом блока синхронизации.
2. Устройство по п. 1, отличающееся тем, что блок формирования в передающей части
устройства содержит регистр, дешифратор, формирователь импульсов, элемент задержки
и коммутатор, первый вход которого соединен с выходом элемента задержки, первый
вход которого соединен с первым входом регистра, соединен с первым входом формирователя импульсов и с первым входом дешифратора, вторые входы которого соединены с
первыми выходами регистра, второй выход которого соединен со вторым входом элемента задержки, выход дешифратора соединен со вторым входом формирователя импульсов,
первый выход которого соединен со вторым входом коммутатора, первый и второй входы
регистра соединены соответственно с первым и вторым входами блока формирования,
третий вход которого соединен с третьим входом коммутатора, первый вход которого соединен со вторым выходом блока формирования, первый выход которого соединен с выходом коммутатора, третий выход блока формирования соединен со вторым выходом
формирователя импульсов.
3. Устройство по п. 1, отличающееся тем, что блок формирования в приемной части
устройства содержит регистр, дешифратор, формирователь импульсов, элемент задержки
и коммутатор, первый вход которого соединен с выходом элемента задержки, первый
вход которого соединен с первым входом регистра, соединен с первым входом формирователя импульсов и с первым входом дешифратора, вторые входы которого соединены с
первыми выходами регистра, второй выход которого соединен со вторым входом элемента задержки, выход дешифратора соединен со вторым входом формирователя импульсов,
первый выход которого соединен со вторым входом коммутатора, первый и второй входы
регистра соединены соответственно с третьим и первым входами блока формирования,
второй вход которого соединен с третьим входом коммутатора, первый вход которого соединен с первым выходом блока формирования, третий выход которого соединен с выходом коммутатора, второй выход блока формирования соединен со вторым выходом
формирователя импульсов.
4. Устройство по п. 1, отличающееся тем, что блок синхронизации в передающей
части устройства содержит синхронный триггер, тактовый вход которого соединен с первым входом блока синхронизации, второй вход которого соединен с информационным
входом синхронного триггера, выход которого соединен с выходом блока синхронизации.
5. Устройство по п. 1, отличающееся тем, что блок синхронизации в приемной части
устройства содержит синхронный триггер, тактовый вход которого соединен со вторым
входом блока синхронизации, первый вход которого соединен с информационным входом
синхронного триггера, выход которого соединен с выходом блока синхронизации.
6. Устройство по п. 2, отличающееся тем, что формирователь импульсов блока формирования в передающей части устройства содержит делитель импульсов, элемент совпадения и три триггера, причем первый установочный вход первого триггера соединен со
вторым входом формирователя импульсов, первый вход которого соединен с тактовым
входом второго триггера, соединен с тактовым входом третьего триггера и с первым входом
делителя импульсов, второй вход которого соединен с информационным входом второго
2
BY 8370 C1 2006.08.30
триггера и с выходом первого триггера, второй установочный вход которого соединен с
выходом делителя импульсов, инверсный выход второго триггера соединен с первым входом элемента совпадения и с информационным входом третьего триггера, инверсный выход которого соединен со вторым входом элемента совпадения, выход которого соединен
со вторым выходом формирователя импульсов, первый выход которого соединен с прямым выходом второго триггера.
7. Устройство по п. 3, отличающееся тем, что формирователь импульсов блока формирования в приемной части устройства содержит делитель импульсов, элемент совпадения и три триггера, причем первый установочный вход первого триггера соединен со
вторым входом формирователя импульсов, первый вход которого соединен с тактовым
входом второго триггера, соединен с тактовым входом третьего триггера и с первым входом делителя импульсов, второй вход которого соединен с информационным входом второго триггера и с выходом первого триггера, второй установочный вход которого
соединен с выходом делителя импульсов, инверсный выход второго триггера соединен с
первым входом элемента совпадения и с информационным входом третьего триггера, инверсный выход которого соединен со вторым входом элемента совпадения, выход которого соединен со вторым выходом формирователя импульсов, первый выход которого
соединен с прямым выходом второго триггера.
8. Устройство по п. 1, отличающееся тем, что блок преобразования кода в передающей части устройства содержит пять триггеров, два инвертора и элемент совпадения, причем тактовый вход первого триггера соединен с тактовым входом второго триггера и
через первый инвертор соединен с тактовым входом третьего триггера, соединен с тактовым входом четвертого триггера и с тактовым входом пятого триггера, инверсный выход
четвертого триггера соединен с первым входом элемента совпадения, второй вход которого соединен с выходом третьего триггера, информационный вход которого соединен с выходом первого триггера, информационный вход которого соединен с информационным
входом четвертого триггера и соединен с выходом второго инвертора, вход которого соединен с первым входом блока преобразования кода, второй вход которого соединен с
тактовым входом первого триггера, выход элемента совпадения соединен с информационным входом второго триггера, выход блока преобразования кода соединен с выходом пятого триггера, информационный вход которого соединен с выходом второго триггера.
9. Устройство по п. 1, отличающееся тем, что блок преобразования кода в приемной
части устройства содержит три триггера, шесть элементов совпадения, два инвертора и
элемент задержки, причем информационный вход первого триггера соединен со вторым
входом блока преобразования кода, первый выход первого триггера соединен с первым
инверсным информационным входом второго триггера и с первым входом первого элемента совпадения, выход первого инвертора соединен с входом элемента задержки и с
первым входом второго элемента совпадения, второй вход которого соединен со вторым
входом первого элемента совпадения, соединен с тактовым входом первого триггера, соединен с тактовым входом второго триггера и с выходом второго инвертора, вход которого
соединен с выходом элемента задержки и с первым входом третьего элемента совпадения,
второй вход которого соединен с входом первого инвертора и с первым входом блока
преобразования кода, второй выход первого триггера соединен с первым входом четвертого элемента совпадения и со вторым информационным входом второго триггера, выход
которого соединен со вторым входом четвертого элемента совпадения, выход которого
соединен с первым входом пятого элемента совпадения, второй вход которого соединен с
выходом первого элемента совпадения, выход пятого элемента совпадения соединен с
информационным входом третьего триггера, тактовый вход которого соединен с выходом
шестого элемента совпадения, первый вход которого соединен с выходом второго элемента совпадения, выход третьего элемента совпадения соединен со вторым входом шестого
элемента совпадения, инверсный выход третьего триггера соединен с выходом блока преобразования кода.
3
BY 8370 C1 2006.08.30
Изобретение относится к технике связи и может найти применение для передачи и
приема цифровой информации в формате синхронной цифровой иерархии (SDH).
Наиболее близким по технической сущности и совокупности существенных признаков
к предлагаемому устройству является известное устройство для передачи и приема цифровой информации, содержащее в передающей части блок согласования, первый выход
которого соединен с первым входом блока преобразования кода, блок скремблирования,
выходной блок, а в приемной части - входной блок, выход которого соединен со входом
блока регенерации, первый выход которого соединен с первым входом блока дескремблирования, выход блока преобразования кода соединен с входом блока согласования [1].
Известное устройство, принятое за прототип, обеспечивает сопряжение электрического канала связи SDH и радиоканала. При этом блок преобразования кода в передающей
части обеспечивает преобразование кода CMI (Coded Mark Inversion) в код NRZ (NonReturn to zero), а блок преобразования кода в приемной части обеспечивает обратное преобразование кода NRZ в код CMI. В прототипе производится скремблирование (дескремблирование) кода NRZ без расширения его полосы частот, т.е. спектр сигнала
оптимизирован по ширине.
Недостатком прототипа является узкая область применения, так как прототип не может быть применен в радиоканалах, где требуется сопряжение со стандартными устройствами SDH, например ретрансляторами фреймов SDH (регенераторами), выполняющими
функции усиления и восстановления линейного сигнала SDH при передаче его по сети SDH.
Это связано с тем, что структура фрейма SDH предполагает наличие нескремблируемой
части, используемой для целей синхронизации на приеме, в то время как в передающей
части прототипа используется самосинхронизирующийся (без установки) блок скремблирования (в приемной части - блок дескремблирования), который производит скремблирование (дескремблирование) полностью всего фрейма (всех битов фрейма). Так что на
стыке прототипа с радиоканалом фреймы будут отличаться по структуре от фрейма SDHне содержат байтовую последовательность фреймовой синхронизации, что исключает
синхронизацию приемной части ретранслирующего устройства.
Кроме того, в прототипе использован самосинхронизирующийся блок дескремблирования (блок скремблирования), который управляется входной цифровой последовательностью,
так что она проходит через регистр сдвига блока дескремблирования. Такой блок дескремблирования имеет недостатки, снижающие надежность работы прототипа: размножение
ошибок и возможность появления сбойных ситуаций, когда выходная последовательность
приобретает периодический характер с периодом, меньшим периода псевдослучайной последовательности регистра сдвига.
Задачей изобретения является расширение области применения и повышение надежности работы устройства.
Поставленная задача достигается тем, что в устройстве для передачи и приема цифровой информации, содержащем в передающей части блок согласования, первый выход которого соединен с первым входом блока преобразования кода, блок скремблирования,
выходной блок, а в приемной части - входной блок, выход которого соединен со входом
блока регенерации, первый выход которого соединен с первым входом блока дескремблирования, выход блока преобразования кода соединен с входом блока согласования, передающая и приемная части содержат каждая блок формирования и блок синхронизации, а
блок скремблирования и блок дескремблирования выполнены с установкой, причем в передающей части устройства второй выход блока согласования соединен со вторым входом
блока преобразования кода, а также соединен с первым входом блока синхронизации, соединен с первым входом блока скремблирования и с первым входом блока формирования,
второй вход которого соединен с выходом блока преобразования кода, первый выход блока
формирования соединен со вторым входом блока синхронизации, выход которого соединен с входом выходного блока, второй и третий выходы блока формирования соединены
4
BY 8370 C1 2006.08.30
со вторым и третьим входами блока скремблирования соответственно, выход которого
соединен с третьим входом блока формирования, а в приемной части устройства второй
выход блока регенерации соединен с первым входом блока формирования, первый и второй выходы которого соединены со вторым и третьим входами блока дескремблирования
соответственно, выход которого соединен со вторым входом блока формирования, третий
выход которого соединен с первым входом блока синхронизации, второй вход которого
соединен с первым входом блока дескремблирования, с третьим входом блока формирования и с первым входом блока преобразования кода, второй вход которого соединен с
выходом блока синхронизации.
Блок формирования в передающей части устройства содержит регистр, дешифратор,
формирователь импульсов, элемент задержки и коммутатор, первый вход которого соединен с выходом элемента задержки, первый вход которого соединен с первым входом регистра, соединен с первым входом формирователя импульсов и с первым входом
дешифратора, вторые входы которого соединены с первыми выходами регистра, второй
выход которого соединен со вторым входом элемента задержки, выход дешифратора соединен со вторым входом формирователя импульсов, первый выход которого соединен со
вторым входом коммутатора, первый и второй входы регистра соединены соответственно
с первым и вторым входами блока формирования, третий вход которого соединен с третьим входом коммутатора, первый вход которого соединен со вторым выходом блока формирования, первый выход которого соединен с выходом коммутатора, третий выход блока
формирования соединен со вторым выходом формирователя импульсов.
Блок формирования в приемной части устройства содержит регистр, дешифратор,
формирователь импульсов, элемент задержки и коммутатор, первый вход которого соединен
с выходом элемента задержки, первый вход которого соединен с первым входом регистра,
соединен с первым входом формирователя импульсов и с первым входом дешифратора,.
вторые входы которого соединены с первыми выходами регистра, второй выход которого
соединен со вторым входом элемента задержки, выход дешифратора соединен со вторым
входом формирователя импульсов, первый выход которого соединен со вторым входом
коммутатора, первый и второй входы регистра соединены соответственно с третьим и
первым входами блока формирования, второй вход которого соединен с третьим входом
коммутатора, первый вход которого соединен с первым выходом блока формирования,
третий выход которого соединен с выходом коммутатора, второй выход блока формирования соединен со вторым выходом формирователя импульсов.
Блок синхронизации в передающей части устройства содержит синхронный триггер,
тактовый вход которого соединен с первым входом блока синхронизации, второй вход которого соединен с информационным входом синхронного триггера, выход которого соединен с выходом блока синхронизации.
Блок синхронизации в приемной части устройства содержит синхронный триггер, тактовый вход которого соединен со вторым входом блока синхронизации, первый вход
которого соединен с информационным входом синхронного триггера, выход которого
соединен с выходом блока синхронизации.
Формирователь импульсов блока формирования в передающей части устройства содержит делитель импульсов, элемент совпадения и три триггера, причем первый установочный вход первого триггера соединен со вторым входом формирователя импульсов,
первый вход которого соединен с тактовым входом второго триггера, соединен с тактовым
входом третьего триггера и с первым входом делителя импульсов, второй вход которого
соединен с информационным входом второго триггера и с выходом первого триггера, второй установочный вход которого соединен с выходом делителя импульсов, инверсный
выход второго триггера соединен с первым входом элемента совпадения и с информационным входом третьего триггера, инверсный выход которого соединен со вторым входом
элемента совпадения, выход которого соединен со вторым выходом формирователя импульсов, первый выход которого соединен с прямым выходом второго триггера.
5
BY 8370 C1 2006.08.30
Формирователь импульсов блока формирования в приемной части устройства содержит делитель импульсов, элемент совпадения и три триггера, причем первый установочный вход первого триггера соединен со вторым входом формирователя импульсов,
первый вход которого соединен с тактовым входом второго триггера, соединен с тактовым входом третьего триггера и с первым входом делителя импульсов, второй вход которого соединен с информационным входом второго триггера и с выходом первого триггера,
второй установочный вход которого соединен с выходом делителя импульсов, инверсный
выход второго триггера соединен с первым входом элемента совпадения и с информационным входом третьего триггера, инверсный выход которого соединен со вторым входом
элемента совпадения, выход которого соединен со вторым выходом формирователя импульсов, первый выход которого соединен с прямым выходом второго триггера.
Блок преобразования кода в передающей части устройства содержит пять триггеров,
два инвертора и элемент совпадения, причем тактовый вход первого триггера соединен с
тактовым входом второго триггера и через первый инвертор соединен с тактовым входом
третьего триггера, соединен с тактовым входом четвертого триггера и с тактовым входом
пятого триггера, инверсный выход четвертого триггера соединен с первым входом элемента совпадения, второй вход которого соединен с выходом третьего триггера, информационный вход которого соединен с выходом первого триггера, информационный вход
которого соединен с информационным входом четвертого триггера и соединен с выходом
второго инвертора, вход которого соединен с первым входом блока преобразования кода,
второй вход которого соединен с тактовым входом первого триггера, выход элемента
совпадения соединен с информационным входом второго триггера, выход блока преобразования кода соединен с выходом пятого триггера, информационный вход которого
соединен с выходом второго триггера.
Блок преобразования кода в приемной части устройства содержит три триггера, шесть
элементов совпадения, два инвертора и элемент задержки, причем информационный вход
первого триггера соединен со вторым входом блока преобразования кода, первый выход
первого триггера соединен с первым инверсным информационным входом второго триггера и с первым входом первого элемента совпадения, выход первого инвертора соединен
с входом элемента задержки и с первым входом второго элемента совпадения, второй
вход которого соединен со вторым входом первого элемента совпадения, соединен с тактовым входом первого триггера, соединен с тактовым входом второго триггера и с выходом второго инвертора, вход которого соединен с выходом элемента задержки и с первым
входом третьего элемента совпадения, второй вход которого соединен с входом первого
инвертора и с первым входом блока преобразования кода, второй выход первого триггера
соединен с первым входом четвертого элемента совпадения и со вторым информационным входом второго триггера, выход которого соединен со вторым входом четвертого
элемента совпадения, выход которого соединен с первым входом пятого элемента совпадения, второй вход которого соединен с выходом первого элемента совпадения, выход пятого элемента совпадения соединен с информационным входом третьего триггера, тактовый
вход которого соединен с выходом шестого элемента совпадения, первый вход которого
соединен с выходом второго элемента совпадения, выход третьего элемента совпадения
соединен со вторым входом шестого элемента совпадения, инверсный выход третьего
триггера соединен с выходом блока преобразования кода.
Введение в устройство для передачи и приема цифровой информации в передающей
части блока формирования и блока синхронизации с соответствующими связями, выполнение в передающей части устройства блока формирования на регистре, дешифраторе,
формирователе импульсов и элементе задержки с соответствующими связями, выполнение блока преобразования кода на пяти триггерах, двух инверторах и элементе совпадения
с соответствующими связями, выполнение блока синхронизации на синхронном триггере
с соответствующими связями, а также выполнение формирователя импульсов блока фор6
BY 8370 C1 2006.08.30
мирования на делителе импульсов, элементе совпадения и трех триггерах с соответствующими связями, выполнение в приемной части устройства блока формирования на регистре,
дешифраторе, формирователе импульсов и элементе задержки с соответствующими связями, выполнение блока преобразования кода на трех триггерах, шести элементах совпадения, двух инверторах и элементе задержки с соответствующими связями, выполнение
блока синхронизации на синхронном триггере с соответствующими связями, а также выполнение формирователя импульсов блока формирования на делителе импульсов, элементе совпадения и трех триггерах с соответствующими связями, а также использование в
передающей части устройства блока скремблирования с установкой, а в приемной части
устройства использование блока дескремблирования с установкой расширило область
применения предлагаемого устройства за счет обеспечения применения устройства в радиоканалах, где требуется сопряжение со стандартными устройствами SDH, например
ретрансляторами фреймов SDH, и повысило надежность работы за счет исключения возможности размножения ошибок и сбойных ситуаций при производстве дескремблирования (скремблирования).
В предлагаемом устройстве обеспечивается структура фрейма SDH, предполагающая
наличие нескремблируемой части фрейма, содержащей байтовую последовательность
фреймовой синхронизации, так что производится синхронизация приемной части ретранслирующего устройства при применении предлагаемого устройства в радиоканалах с
ретрансляторами. Это обеспечивается тем, что в предлагаемом устройстве в блоке формирования в передающей части производится выделение нескремблируемой части фрейма и
объединение со скреблируемой в блоке скремблирования частью фрейма, подлежащей
скремблированию, а в блоке формирования в приемной части производится выделение
недескремблируемой части фрейма и объединение с дескремблируемой в блоке дескремблирования частью фрейма, подлежащей дескремблированию, привязка битов фреймов к
импульсам тактовой частоты в блоке синхронизации в передающей части и в блоке синхронизации в приемной части, а также установка в исходное состояние (фазирование)
блоков скремблирования и дескремблирования, выполненных с установкой. Таким образом, предлагаемое устройство имеет расширенную область применения.
Кроме того, в предлагаемом устройстве в блоках скремблирования и дескремблирования, выполненных с установкой, входной сигнал не поступает в регистр сдвига, а суммируется по модулю 2 с псевдослучайной последовательностью, формируемой в регистре,
так что недостатки прототипа - размножение ошибок и сбойные критические ситуации
(связанные с работой регистра) - в предлагаемом устройстве отсутствуют.
На фиг. 1 приведена структурная схема устройства для передачи и приема цифровой
информации.
На фиг. 2 приведена структурная схема блока формирования в передающей части.
На фиг. 3 приведена структурная схема блока формирования в приемной части.
На фиг. 4 приведена структурная схема формирователя импульсов блока формирования в передающей части.
На фиг. 5 приведена структурная схема формирователя импульсов блока формирования в приемной части.
На фиг. 6 приведена структурная схема блока преобразования кода в передающей части.
На фиг. 7 приведена структурная схема блока преобразования кода в приемной части.
Устройство для передачи и приема цифровой информации, приведенное на фиг. 1, содержит в передающей части блок 1 согласования, блок 2 преобразования кода, блок 3
формирования, блок 4 скремблирования, выполненный с установкой, блок 5 синхронизации, выходной блок 6, а в приемной части содержит блок 7 согласования, блок 8 преобразования кода, блок 9 синхронизации, блок 10 формирования, блок 11 дескремблирования,
выполненный с установкой, блок 12 регенерации, входной блок 13.
Первый выход блока 1 согласования соединен с первым входом блока 2 преобразования кода. Выход входного блока 13 соединен со входом блока 12 регенерации, первый
7
BY 8370 C1 2006.08.30
выход которого соединен с первым входом блока 11 дескремблирования. Выход блока 8
преобразования кода соединен с входом блока 7 согласования. Второй выход блока 1 согласования соединен со вторым входом блока 2 преобразования кода, а также соединен с
первым входом блока 5 синхронизации, соединен с первым входом блока 4 скремблирования и с первым входом блока 3 формирования. Второй вход блока 3 формирования соединен с выходом блока 2 преобразования кода. Первый выход блока 3 формирования
соединен со вторым входом блока 5 синхронизации. Выход блока 5 синхронизации соединен с входом выходного блока 6. Второй и третий выходы блока 3 формирования соединены со вторым и третьим входами блока 4 скремблирования соответственно, выход
которого соединен с третьим входом блока 3 формирования. Второй выход блока 12 регенерации соединен с первым входом блока 10 формирования. Первый и второй выходы
блока 10 формирования соединены со вторым и третьим входами блока 11 дескремблирования соответственно. Выход блока 11 дескремблирования соединен со вторым входом
блока 10 формирования, третий выход которого соединен с первым входом блока 9 синхронизации. Второй вход блока 9 синхронизации соединен с первым входом блока 11 дескремблирования, с третьим входом блока 10 формирования и с первым входом блока 8
преобразования кода. Второй вход блока 8 преобразования кода соединен с выходом блока 9 синхронизации.
Блок 3 формирования в передающей части устройства, приведенный на фиг. 2, содержит регистр 14, дешифратор 15, формирователь 16 импульсов, элемент 17 задержки и
коммутатор 18.
Первый вход коммутатора 18 соединен с выходом элемента 17 задержки. Первый вход
элемента 17 задержки соединен с первым входом регистра 14, соединен с первым входом
формирователя 16 импульсов и с первым входом дешифратора 15. Вторые входы дешифратора 15 соединены с первыми выходами регистра 14, второй выход которого соединен
со вторым входом элемента 17 задержки. Выход дешифратора 15 соединен со вторым
входом формирователя 16 импульсов, первый выход которого соединен со вторым входом
коммутатора 18. Первый и второй входы регистра 14 соединены соответственно с первым
и вторым входами блока 3 формирования, третий вход которого соединен с третьим входом коммутатора 18. Первый вход коммутатора 18 соединен со вторым выходом блока 3
формирования, первый выход которого соединен с выходом коммутатора 18. Третий выход блока 3 формирования соединен со вторым выходом формирователя 16 импульсов.
Блок 10 формирования в приемной части устройства, приведенный на фиг. 3, содержит регистр 19, дешифратор 20, формирователь 21 импульсов, элемент 22 задержки и
коммутатор 23.
Первый вход коммутатора 23 соединен с выходом элемента 22 задержки. Первый вход
элемента 22 задержки соединен с первым входом регистра 19, соединен с первым входом
формирователя 21 импульсов и с первым входом дешифратора 20. Вторые входы дешифратора 20 соединены с первыми выходами регистра 19, второй выход которого соединен
со вторым входом элемента 22 задержки. Выход дешифратора 20 соединен со вторым
входом формирователя 21 импульсов, первый выход которого соединен со вторым входом
коммутатора 23. Первый и второй входы регистра 19 соединены соответственно с третьим
и первым входами блока 10 формирования, второй вход которого соединен с третьим входом коммутатора 23. Первый вход коммутатора 23 соединен с первым выходом блока 10
формирования, третий выход которого соединен с выходом коммутатора 23. Второй выход блока 10 формирования соединен со вторым выходом формирователя 21 импульсов.
Блок 5 синхронизации в передающей части устройства выполнен на синхронном триггере, тактовый вход которого соединен с первым входом блока синхронизации, второй
вход которого соединен с информационным входом синхронного триггера, выход которого соединен с выходом блока синхронизации.
8
BY 8370 C1 2006.08.30
Блок 9 синхронизации в приемной части устройства выполнен на синхронном триггере,
тактовый вход которого соединен со вторым входом блока синхронизации, первый вход
которого соединен с информационным входом синхронного триггера, выход которого соединен с выходом блока синхронизации.
Формирователь 16 импульсов блока 3 формирования в передающей части устройства,
приведенный на фиг. 4, содержит делитель 24 импульсов, элемент 25 совпадения и первый триггер 26, второй триггер 27, третий триггер 28.
Первый установочный вход первого триггера 26 соединен со вторым входом формирователя 16 импульсов. Первый вход формирователя 16 импульсов соединен с тактовым
входом второго триггера 27, соединен с тактовым входом третьего триггера 28 и с первым
входом делителя 24 импульсов. Второй вход делителя 24 импульсов соединен с информационным входом второго триггера 27 и с выходом первого триггера 26. Второй установочный вход первого триггера 26 соединен с выходом делителя 24 импульсов. Инверсный
выход второго триггера 27 соединен с первым входом элемента 25 совпадения и с информационным входом третьего триггера 28. Инверсный выход третьего триггера 28 соединен
со вторым входом элемента 25 совпадения, выход которого соединен со вторым выходом
формирователя 16 импульсов, первый выход которого соединен с прямым выходом второго триггера 27.
Формирователь 21 импульсов блока 10 формирования в приемной части устройства,
приведенный на фиг. 5, содержит делитель 29 импульсов, элемент 30 совпадения и первый триггер 31, второй триггер 32, третий триггер 33.
Первый установочный вход первого триггера 31 соединен со вторым входом формирователя 21 импульсов. Первый вход формирователя 21 импульсов соединен с тактовым
входом второго триггера 32, соединен с тактовым входом третьего триггера 33 и с первым
входом делителя 29 импульсов. Второй вход делителя 29 импульсов соединен с информационным входом второго триггера 32 и с выходом первого триггера 31. Второй установочный вход первого триггера 31 соединен с выходом делителя 29 импульсов. Инверсный
выход второго триггера 32 соединен с первым входом элемента 30 совпадения и с информационным входом третьего триггера 33. Инверсный выход третьего триггера 33 соединен
со вторым входом элемента 30 совпадения, выход которого соединен со вторым выходом
формирователя 21 импульсов, первый выход которого соединен с прямым выходом второго триггера 32.
Блок 2 преобразования кода в передающей части устройства, приведенный на фиг. 6,
содержит пять триггеров 34-38, два инвертора 39, 40 и элемент 41 совпадения.
Тактовый вход первого триггера 34 соединен с тактовым входом второго триггера 35 и
через первый инвертор 39 соединен с тактовым входом третьего триггера 36, соединен с
тактовым входом четвертого триггера 37 и с тактовым входом пятого триггера 38. Инверсный выход четвертого триггера 37 соединен с первым входом элемента 41 совпадения, второй вход которого соединен с выходом третьего триггера 36, информационный
вход которого соединен с выходом первого триггера 34. Информационный вход первого
триггера 34 соединен с информационным входом четвертого триггера 37 и соединен с выходом второго инвертора 40. Вход второго инвертора 40 соединен с первым входом блока 2
преобразования кода, второй вход которого соединен с тактовым входом первого триггера 34. Выход элемента 41 совпадения соединен с информационным входом второго
триггера 35. Выход блока 2 преобразования кода соединен с выходом пятого триггера 38,
информационный вход которого соединен с выходом второго триггера 35.
Блок 8 преобразования кода в приемной части устройства, приведенный на фиг. 7, содержит три триггера 42-44, шесть элементов 45-50 совпадения, два инвертора 51 и 52,
элемент 53 задержки.
Информационный вход первого триггера 42 соединен со вторым входом блока 8 преобразования кода. Первый выход первого триггера 42 соединен с первым инверсным ин9
BY 8370 C1 2006.08.30
формационным входом второго триггера 43 и с первым входом первого элемента 45 совпадения. Выход первого инвертора 51 соединен с входом элемента 53 задержки и с первым
входом второго элемента 46 совпадения. Второй вход второго элемента 46 совпадения соединен со вторым входом первого элемента 45 совпадения, соединен с тактовым входом
первого триггера 42, соединен с тактовым входом второго триггера 43 и с выходом второго инвертора 52. Вход второго инвертора 52 соединен с выходом элемента 53 задержки и с
первым входом третьего элемента 47 совпадения, второй вход которого соединен с входом первого инвертора 51 и с первым входом блока 8 преобразования кода. Второй выход
первого триггера 42 соединен с первым входом четвертого элемента 48 совпадения и со
вторым информационным входом второго триггера 43. Выход второго триггера 43 соединен со вторым входом четвертого элемента 48 совпадения, выход которого соединен с
первым входом пятого элемента 50 совпадения. Второй вход пятого элемента 50 совпадения соединен с выходом первого элемента 45 совпадения. Выход пятого элемента 50 совпадения соединен с информационным входом третьего триггера 44, тактовый вход
которого соединен с выходом шестого элемента 49 совпадения. Первый вход шестого
элемента 49 совпадения соединен с выходом второго элемента 46 совпадения. Выход
третьего элемента 47 совпадения соединен со вторым входом шестого элемента 49 совпадения. Инверсный выход третьего триггера 44 соединен с выходом блока 8 преобразования кода.
Блок 1 согласования предназначен для обеспечения входного электрического стыкасопряжения с входной электрической линией связи, в качестве которой обычно используется 75-омный коаксиальный кабель, приема и восстановления входного сигнала по уровню в цифровую форму, а также выделения из входного сигнала импульсов тактовой
частоты.
Блок 1 согласования содержит входной согласующий трансформатор, подключенный
к входу усилителя-ограничителя или эквалайзера с компаратором, обеспечивающие прием
(компенсацию ослабления сигнала в коаксиальном кабеле линии связи) и восстановление
входного сигнала по уровню в цифровую форму, выходные буферные элементы, а также
устройство фазовой автоподстройки частоты, обеспечивающее выделение из входного
сигнала импульсов тактовой частоты.
Блок 2 преобразования кода предназначен для преобразования цифровых сигналов в
коде CMI в код NRZ, причем биты в коде NRZ привязаны к паузам тактовой частоты.
В блоке 2 преобразования кода триггеры 34-38 выполнены на D-триггерах, которые
переключаются фронтом импульса на тактовом входе, элемент 41 совпадения выполнен
на элементе И-НЕ.
Блок 3 формирования предназначен для выделения нескремблируемой части, при поступлении синхрокомбинации начала фрейма (синхрокомбинации), и объединения со
скремблируемой в блоке скремблирования частью фрейма, подлежащей скремблированию, а также выдачи управляющего импульса установки в исходное состояние блока 4
скремблирования.
Для входного сигнала SDH STM-1 блок 3 может быть выполнен следующим образом.
Регистр 14 является регистром сдвига и выполнен на D-триггерах по числу битов синхрокомбинации-48, тактовые входы D-триггеров объединены между собой и подключены к
выходу буферного элемента, вход которого соединен с первым входом регистра 14, второй вход которого соединен с информационным входом регистра сдвига, выход которого
соединен со вторым выходом регистра 14, первые выходы которого соединены с выходами регистра сдвига. Регистр сдвига переключается фронтом тактового импульса. Дешифратор 15 настроен на выделение 48-разрядной синхрокомбинации и стробируется паузами
тактовой частоты. Дешифратор 15 может быть построен на 8-входовых элементах совпадения и инверторах. Вторые входы дешифратора 15, настроенные на логические "1", непосредственно подключены к входам входных элементов совпадения, а вторые входы
10
BY 8370 C1 2006.08.30
дешифратора 15, настроенные на логические "1" подключены через инверторы к входам
входных элементов совпадения. Выходы входных элементов совпадения соединены с
входами выходного элемента совпадения, на выходе которого включен инвертор, выход
которого соединен с выходом дешифратора. К одному из входов выходного элемента совпадения подключен выход инвертора, вход которого соединен с первым входом дешифратора 15. Элемент 17 задержки построен на D-триггере, тактовый вход которого соединен с
первым входом элемента 17 задержки, информационный вход D-триггера соединен со
вторым входом элемента 17 задержки, а выход соединен с выходом элемента 17 задержки.
Коммутатор 18 может быть построен на двух элементах И, элементе ИЛИ и инверторе,
причем первый вход первого элемента И подключен к первому входу коммутатора и через
инвертор соединен с первым входом второго элемента И, второй вход которого соединен
с третьим входом коммутатора, второй вход которого соединен со вторым входом первого
элемента И, выход которого соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом второго элемента И, выход элемента ИЛИ соединен с выходом
коммутатора. В формирователе 16 импульсов триггер 26 построен на R-S триггере, триггеры 27 и 28 являются D-триггерами, элемент 25 совпадения выполнен на элементе И-НЕ,
а делитель 24 импульсов содержит счетчик импульсов с записью кода и источник кода,
выходы которого соединены с информационными входами счетчика импульсов, вход разрешения записи которого соединен со вторым входом делителя 24 импульсов, первый
вход которого соединен со счетным входом счетчика импульсов, а выход переполнения
счетчика импульсов соединен с выходом делителя 24 импульсов.
Блок 4 скремблирования выполнен с установкой и предназначен для скремблирования
поступающей последовательности битов фрейма.
Для входного сигнала SDH генерируемым полиномом, для примера, является полином
вида 1 + Х6 + Х7. В этом случае блок 4 скремблирования обеспечивает процесс циклового
скремблирования входной последовательности длиной 127 битов. Тогда блок 4 скремблирования может быть выполнен на 7-разрядном регистре сдвига на D-триггерах, двух сумматорах по модулю 2 и четырех буферных элементах. Тактовый вход регистра сдвига
через первый буферный элемент соединен с первым входом блока 4 скремблирования,
второй вход которого через второй буферный элемент соединен с первым входом первого
сумматора по модулю 2. Третий вход блока 4 скремблирования через третий буферный
элемент соединен с входом установки в состояние "логической единицы" (вход S каждого
из D-триггеров) регистра сдвига. Выход 6-го разряда регистра сдвига соединен с первым
входом второго сумматора по модулю 2, выход которого соединен с информационным
входом регистра. Выход регистра соединен со вторыми входами первого и второго сумматоров по модулю 2. Выход первого сумматора по модулю 2 через первый буферный элемент соединен с выходом блока 4 скремблирования.
Блок 5 синхронизации предназначен для стробирования и привязки битов фрейма к
тактовой частоте.
Блок 5 синхронизации может быть выполнен на синхронном триггере, включающем
D-триггер, с тактовым входом которого через инвертор соединен тактовый вход синхронного триггера, информационный вход которого соединен с информационным входом
D-триггера, выход которого соединен с выходом синхронного триггера.
Выходной блок 6 предназначен для обеспечения выходного стыка-сопряжения.
Блок 7 согласования предназначен для обеспечения выходного электрического стыкасопряжения с выходной электрической линией связи, в качестве которой обычно используется 75-омный коаксиальный кабель, и передачи сигналов в линию связи.
Блок 7 согласования содержит усилитель и выходной согласующий трансформатор,
обеспечивающие передачу сигналов в линию связи.
Блок 8 преобразования кода предназначен для преобразования цифровых сигналов в
коде NRZ в код CMI.
11
BY 8370 C1 2006.08.30
В блоке 8 преобразования кода первый триггер 42 и второй триггер 43 выполнены на
J-K триггерах, причем вход К в J-K триггерах является инверсным, a J-K триггеры переключаются фронтом импульса на тактовом входе. В первом триггере 42 J-K триггер включен по схеме D-триггера, J и K входы его объединены и являются информационным
входом триггера 42, второй выход которого соединен с прямым выходом D-триггера, инверсный выход которого соединен с первым выходом триггера 42. В триггере 43 J и K
входы J-K триггера являются вторым информационным и первым инверсным информационными входами соответственно. Третий триггер 44 выполнен на D-триггере, инверсный
выход которого соединен с выходом триггера 44. Каждый из элементов 45-50 совпадения
выполнен на логическом элементе И-НЕ. Элемент 53 задержки может быть построен на
четном количестве последовательно соединенных инверторов.
Блок 9 синхронизации предназначен для стробирования и привязки битов фрейма к
тактовой частоте.
Блок 9 синхронизации может быть выполнен на синхронном триггере, включающем
D-триггер, с тактовым входом которого через инвертор соединен тактовый вход синхронного триггера, информационный вход которого соединен с информационным входом
D-триггера, выход которого соединен с выходом синхронного триггера.
Блок 10 формирования предназначен для выделения нескремблируемой части,
при поступлении синхрокомбинации, и объединения с дескремблируемой в блоке 11
дескремблирования частью фрейма, подлежащей дескремблированию, а также выдачи
управляющего импульса установки в исходное состояние блока 11 дескремблирования.
Для входного сигнала SDH уровня STM-1 блок 10 может быть выполнен следующим
образом. Регистр 19 является регистром сдвига и выполнен на D-триггерах по числу битов
синхрокомбинации-48, тактовые входы D-триггеров объединены между собой и подключены к выходу буферного элемента, вход которого соединен с первым входом регистра
19, второй вход которого соединен с информационным входом регистра сдвига, выход которого соединен со вторым выходом регистра 19, первые выходы которого соединены с
выходами регистра сдвига. Регистр сдвига переключается фронтом тактового импульса.
Дешифратор 20 настроен на выделение 48-разрядной синхрокомбинации и стробируется
паузами тактовой частоты. Дешифратор 20 может быть построен на 8-входовых элементах
совпадения и инверторах. Вторые входы дешифратора 20, настроенные на логические "1",
непосредственно подключены к входам входных элементов совпадения, а вторые входы
дешифратора 20, настроенные на логические "1", подключены через инверторы ко входам
входных элементов совпадения. Выходы входных элементов совпадения соединены со
входами выходного элемента совпадения, на выходе которого включен инвертор, выход
которого соединен с выходом дешифратора. К одному из входов выходного элемента совпадения подключен выход инвертора, вход которого соединен с первым входом дешифратора 20. Элемент 22 задержки построен на D-триггере, тактовый вход которого соединен с
первым входом элемента 22 задержки, информационный вход D-триггера соединен со
вторым входом элемента 22 задержки, а выход соединен с выходом элемента 22 задержки.
Коммутатор 23 может быть построен на двух элементах И, элементе ИЛИ и инверторе,
причем первый вход первого элемента И подключен к первому входу коммутатора и через
инвертор соединен с первым входом второго элемента И, второй вход которого соединен
с третьим входом коммутатора, второй вход которого соединен со вторым входом первого
элемента И, выход которого соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом второго элемента И, выход элемента ИЛИ соединен с выходом
коммутатора. В формирователе 21 импульсов триггер 31 построен на R-S триггере, триггеры 32 и 33 являются D-триггерами, элемент 30 совпадения выполнен на элементе И-НЕ,
а делитель 29 импульсов содержит счетчик импульсов с записью кода и источник кода,
выходы которого соединены с информационными входами счетчика импульсов, вход разрешения записи которого соединен со вторым входом делителя 29 импульсов, первый
12
BY 8370 C1 2006.08.30
вход которого соединен со счетным входом счетчика импульсов, а выход переполнения
счетчика импульсов соединен с выходом делителя 29 импульсов.
Блок 11 дескремблирования выполнен с установкой и предназначен для дескремблирования поступающей последовательности битов фрейма.
Для входного сигнала SDH генерируемым полиномом, для примера, является полином
вида 1 + Х6 + Х7. В этом случае блок 11 дескремблирования обеспечивает процесс циклового дескремблирования входной последовательности длиной 127 битов. Тогда блок 11
дескремблирования может быть выполнен на 7-разрядном регистре сдвига на D-триггерах,
двух сумматорах по модулю 2 и четырех буферных элементах. Тактовый вход регистра
сдвига через первый буферный элемент соединен с первым входом блока 11 дескремблирования, второй вход которого через второй буферный элемент соединен с первым входом
первого сумматора по модулю 2. Третий вход блока 11 дескремблирования через третий
буферный элемент соединен с входом установки в состояние "логической единицы" (вход S
каждого из D-триггеров) регистра сдвига. Выход 6-го разряда регистра сдвига соединен с
первым входом второго сумматора по модулю 2, выход которого соединен с информационным входом регистра. Выход регистра соединен со вторыми входами первого и второго
сумматоров по модулю 2. Выход первого сумматора по модулю 2 через первый буферный
элемент соединен с выходом блока 11 дескремблирования.
Блок 12 регенерации предназначен для выделения последовательности импульсов тактовой частоты из входной битовой последовательности фреймов и привязки битов фреймов к тактовой частоте.
Блок 12 регенерации может быть выполнен на основе устройства фазовой автоподстройки частоты, включающего генератор, управляемый напряжением, усилитель петлевого фильтра с фильтром и фазо-частотный детектор, а также входные и выходные
буферные элементы. На выходе блока 12 регенерации биты фреймов в коде NRZ привязаны к паузам тактовой частоты.
Входной блок 13 предназначен для обеспечения входного стыка-сопряжения.
Устройство для передачи и приема цифровой информации работает следующим образом.
Передающая часть устройства работает следующим образом.
Сигналы фреймов SDH в электрическом формате (коде CMI) поступают на блок 1 согласования, входной трансформатор которого обеспечивает согласование с коаксиальным
кабелем электрической линии связи. В блоке 1 производится восстановление формы, длительности и преобразование уровня сигналов фрейма в цифровой вид, а также формирование
(выделение из входных сигналов) импульсов тактовой частоты. Битовая последовательность фреймов SDH в коде CMI и импульсы тактовой частоты поступают соответственно
на первый и второй входы блока 2 преобразования кода. Импульсы тактовой частоты поступают также на первые входы блока 3 формирования, блока 4 скремблирования и блока
5 синхронизации. В блоке 2 преобразования кода производится преобразование сигналов
фрейма SDH из кода CMI в код NRZ. Битовая последовательность фреймов SDH в коде
NRZ поступает на второй вход блока 3 формирования. Битовая последовательность, обработанная в блоке 3 формирования, поступает со второго выхода блока 3 формирования на
второй вход блока 4 скремблирования. Блок 3 формирования производит контроль битовой
последовательности на наличие синхрокомбинации начала фрейма (синхрокомбинации).
Блок 3 формирования, при фиксировании синхрокомбинации, выделяет нескремблируемую часть фрейма вместе с синхрокомбинацией и объединяет ее со скремблируемой блоком 4 скремблирования частью фрейма, подлежащей скремблированию, поступающую на
третий вход блока 3 формирования с выхода блока 4 скремблирования. При этом производится установка в исходное состояние (фазирование) блока 4 скремблирования управляющим импульсом, поступающим с третьего выхода блока 3 формирования на третий
вход блока 4 скремблирования. Сформированный фрейм SDH с первого выхода блока 3
формирования поступает соответственно на второй вход блока 5 синхронизации, где про13
BY 8370 C1 2006.08.30
изводится стробирование (спадом импульса тактовой частоты) и привязка битов (средней
части) фрейма к импульсам тактовой частоты, действующей на первом входе блока 5 синхронизации. Сигналы фрейма SDH в коде NRZ со скремблированием (содержащего нескремблированную часть) с выхода блока 5 синхронизации поступают в выходной блок 6.
Выходной блок 6 обеспечивает, при выполнении его в виде радиопередатчика, согласование с радиолинией связи и выдает сигналы фреймов SDH в радиолинию связи. Таким образом, фрейм на выходном стыке предлагаемого устройства соответствует по структуре
фрейму SDH и может быть передан по радиоканалам связи SDH (из электрического канала связи SDH).
Приемная часть устройства работает следующим образом.
Сигналы фреймов SDH поступают во входной блок 13. Входной блок 13 обеспечивает,
при выполнении его в виде радиоприемника, входной стык - сопряжение с радиолинией. В
блоке 13 производится согласование с радиолинией связи, а также восстановление формы,
длительности и преобразование уровня сигналов фрейма в цифровой вид, которые с выхода входного блока 13 поступают на блок 12 регенерации. Блок 12 регенерации обеспечивает выделение последовательности импульсов тактовой частоты из входной битовой
последовательности фреймов и привязку битов фреймов к импульсам тактовой частоты.
Битовая последовательность фреймов SDH в коде NRZ со скремблированием и импульсы
тактовой частоты поступают со второго и первого выходов блока 12 регенерации на первый
вход блока 10 формирования и первый вход блока 11 дескремблирования соответственно.
Импульсы тактовой частоты поступают также на третий вход блока 10 формирования, на
второй вход блока 9 синхронизации и на первый вход блока 8 преобразования кода. Битовая
последовательность, обработанная в блоке 10 формирования, поступает с первого выхода
блока 10 формирования на второй вход блока 11 дескремблирования. Блок 10 формирования производит контроль битовой последовательности на наличие синхрокомбинации.
Блок 10 формирования, при фиксировании синхрокомбинации, выделяет недескремблируемую (нескремблированную) часть фрейма вместе с синхрокомбинацией и объединяет
ее с дескремблируемой блоком 11 дескремблирования частью фрейма подлежащей дескремблированию, поступающую на второй вход блока 10 формирования с выхода блока 11
дескремблирования. При этом производится установка в исходное состояние (фазирование)
блока 11 дескремблирования управляющим импульсом, поступающим со второго выхода
блока 10 формирования на третий вход блока 11 дескремблирования. Сформированный
фрейм SDH с третьего выхода блока 10 формирования поступает соответственно на первый вход блока 9 синхронизации, где производится стробирование (спадом импульса тактовой частоты) и привязка битов (средней части) фрейма к импульсам тактовой частоты,
действующей на втором входе блока 9 синхронизации. Сигналы фрейма SDH в коде NRZ
с выхода блока 9 синхронизации поступают на второй вход блока 8 преобразования кода.
В блоке 8 преобразования кода производится преобразование сигналов фрейма SDH из
кода NRZ в стыковочный код CMI. Сигналы фрейма SDH в коде CMI с выхода блока 8
преобразования кода поступают в блок 7 согласования. Таким образом, фрейм электрического стыка предлагаемого устройства соответствует по структуре электрическому фрейму SDH и может быть передан по электрическим каналам связи SDH (из радиоканала).
Блок 7 согласования обеспечивает выходной электрический стык и согласование с коаксиальным кабелем и выдает сигналы фреймов SDH в коаксиальный кабель.
Предлагаемое устройство, в отличие от прототипа, обеспечивает сопряжение по радиоканалу со стандартными устройствами SDH, например с ретрансляторами фреймов
SDH (регенераторами), выполняющими функции восстановления, усиления и контроля
линейного сигнала SDH при передаче его по сети SDH, что обеспечивает расширение области применения предлагаемого устройства. Это объясняется тем, что в предлагаемом
устройстве на стыке с радиоканалом обеспечивается нормированная (принятая Международным союзом электросвязи) структура фрейма SDH, предполагающая наличие нескрембли14
BY 8370 C1 2006.08.30
руемой части фрейма, содержащей байтовую последовательность фреймовой синхронизации, в то время как в прототипе скремблируется весь информационный фрейм, в том числе
и байтовая последовательность фреймовой синхронизации, так что фрейм, передаваемый
прототипом в радиоканал, отличается по структуре от нормированного фрейма SDH и не
может быть обработан стандартным регенератором SDH. Так, например, в устройствах SDH,
в том числе ретрансляторах фреймов SDH, принят вариант синхронизации с использованием в качестве источника линейного сигнала SDH. При этом в качестве сигналов синхронизации используется байтовая последовательность фреймовой синхронизации из
состава фреймов SDH. Поэтому, при отсутствии байтовой последовательности фреймовой
синхронизации в составе фреймов на стыке с радиоканалом ретранслятор фреймов SDH
не ретранслирует фреймы, а выдает стандартный аварийный сигнал LOF (Loss of Frame) потеря фрейма.
Кроме того, в предлагаемом устройстве блоки скремблирования и дескремблирования
выполнены с установкой, при этом производится фазирование этих блоков, входной сигнал не поступает в регистр сдвига, а суммируется по модулю 2 с псевдослучайной последовательностью, формируемой в регистре, так что недостатки прототипа - размножение
ошибок и сбойные критические ситуации (связанные с работой регистра) - в предлагаемом устройстве отсутствуют. Тем самым предлагаемое устройство имеет повышенную
надежность работы.
Источники информации.
1. Системы радиосвязи / Под ред. Н.И Калашникова. - М.: Радио и связь, 1988. - С. 154
(прототип).
Фиг. 2
Фиг. 3
Фиг. 4
Фиг. 5
15
BY 8370 C1 2006.08.30
Фиг. 6
Фиг. 7
Национальный центр интеллектуальной собственности.
220034, г. Минск, ул. Козлова, 20.
16
Документ
Категория
Без категории
Просмотров
0
Размер файла
268 Кб
Теги
by8370, патент
1/--страниц
Пожаловаться на содержимое документа