close

Вход

Забыли?

вход по аккаунту

?

Патент BY9477

код для вставкиСкачать
ОПИСАНИЕ
ИЗОБРЕТЕНИЯ
К ПАТЕНТУ
РЕСПУБЛИКА БЕЛАРУСЬ
(46) 2007.06.30
(12)
(51) МПК (2006)
НАЦИОНАЛЬНЫЙ ЦЕНТР
ИНТЕЛЛЕКТУАЛЬНОЙ
СОБСТВЕННОСТИ
(54)
G 06F 7/38
ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО УНИТАРНЫХ КОДОВ
ПО МОДУЛЮ ТРИ
(21) Номер заявки: a 20050475
(22) 2005.05.17
(43) 2005.12.30
(71) Заявитель: Белорусский государственный университет (BY)
(72) Авторы: Супрун Валерий Павлович;
Городецкий Данила Андреевич (BY)
BY 9477 C1 2007.06.30
BY (11) 9477
(13) C1
(19)
(73) Патентообладатель: Белорусский государственный университет (BY)
(56) BY 3270 C1, 2000.
BY 3703 C1, 2000.
BY 2473 C1, 1998.
SU 1559410 A1, 1990.
SU 1734090 A1, 1992.
(57)
Вычислительное устройство унитарных кодов по модулю три, содержащее два элемента РАВНОЗНАЧНОСТЬ и три элемента ИЛИ, i-й (i = 1, 2) вход j-го (j = 1, 2, 3) элемента из которых соединен с входом "равно (j - 1)" i-го операнда, а выход (i + 1)-го элемента
ИЛИ соединен с i-м входом первого элемента РАВНОЗНАЧНОСТЬ, отличающееся тем,
что в него дополнительно введены четвертый, пятый, шестой и седьмой элементы ИЛИ,
элемент СЛОЖЕНИЕ ПО МОДУЛЮ ДВА, элемент ИЛИ-НЕ и элемент ЗАПРЕТ, причем
i-й вход (j + 3)-го элемента ИЛИ соединен с входом "равно (j - 1)" (i + 2)-го операнда, выходы первого, третьего, четвертого и шестого элементов ИЛИ соединены соответственно
с первым, вторым, третьим и четвертым входами элемента СЛОЖЕНИЕ ПО МОДУЛЮ
ДВА, выход которого соединен с первым входом элемента ИЛИ-НЕ и прямым входом
элемента ЗАПРЕТ, выход которого соединен с выходом "равно 2" устройства, выход
"равно 1" которого соединен с выходом элемента ИЛИ-НЕ, а выход "равно 0" соединен с
выходом седьмого элемента ИЛИ, i-й вход которого соединен с выходом i-го элемента
РАВНОЗНАЧНОСТЬ, i-й вход второго элемента РАВНОЗНАЧНОСТЬ соединен с выходом (i + 4)-го элемента ИЛИ, а выход соединен со вторым входом элемента ИЛИ-НЕ и с
первым входом запрета элемента ЗАПРЕТ, второй вход запрета которого соединен с выходом первого элемента РАВНОЗНАЧНОСТЬ и с третьим входом элемента ИЛИ-НЕ.
BY 9477 C1 2007.06.30
Изобретение относится к области вычислительной техники и микроэлектроники и
может быть использовано для построения средств аппаратурного контроля и цифровых
устройств, работающих в системе остаточных классов.
Известен сумматор унитарных кодов по модулю три, который содержит шесть элементов РАВНОЗНАЧНОСТЬ, три элемента И, шесть входов и три выхода [1]. Сумматор
реализует операцию A + B = S в унитарных кодах по модулю три.
Недостатком сумматора являются ограниченные функциональные возможности, поскольку сумматор не реализует операцию (А + В)*(C + D) = S в унитарных кодах по модулю три.
Наиболее близким по функциональным возможностям и конструкции техническим
решением к предлагаемому является сумматор унитарных кодов по модулю три [2]. Сумматор содержит три элемента ИЛИ, три элемента РАВНОЗНАЧНОСТЬ, шесть входов, три
выхода и реализует операцию А + В = S в унитарных кодах по модулю три.
Недостатком известного сумматора являются низкие функциональные возможности,
так как он не выполняет операцию (А + В)*(С + D) = S (mod 3).
Изобретение направлено на решение технической задачи расширения функциональных возможностей сумматора за счет реализации в унитарных кодах операции
(А + В)*(С + D) = S (mod 3).
Вычислительное устройство унитарных кодов по модулю три содержит два элемента
РАВНОЗНАЧНОСТЬ и три элемента ИЛИ, i-й (i = 1, 2) вход j-го (j = 1, 2, 3) элемента из
которых соединен с входом "равно (j - 1)" i-го операнда, а выход (i + l)-го элемента ИЛИ
соединен с i-м входом первого элемента РАВНОЗНАЧНОСТЬ. В отличие от прототипа
устройство дополнительно содержит четвертый, пятый, шестой и седьмой элементы ИЛИ,
элемент СЛОЖЕНИЕ ПО МОДУЛЮ ДВА, элемент ИЛИ-НЕ и элемент ЗАПРЕТ. Причем
i-й вход (j + 3)-го элемента ИЛИ соединен с входом "равно (j - 1)" (i + 2)-го операнда, выходы первого, третьего, четвертого и шестого элементов ИЛИ соединены соответственно
с первым, вторым, третьим и четвертыми входами элемента СЛОЖЕНИЕ ПО МОДУЛЮ
ДВА. Выход элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА соединен с первым входом элемента ИЛИ-НЕ и прямым входом элемента ЗАПРЕТ, выход которого соединен с выходом
"равно 2" устройства. Выход "равно 1" устройства соединен с выходом элемента ИЛИ-НЕ,
а выход "равно 0" соединен с выходом седьмого элемента ИЛИ, i-й вход которого соединен с выходом i-го элемента РАВНОЗНАЧНОСТЬ. Далее, i-й вход второго элемента
РАВНОЗНАЧНОСТЬ соединен с выходом (i + 4)-го элемента ИЛИ, а выход соединен со
вторым входом элемента ИЛИ-НЕ и с первым входом запрета элемента ЗАПРЕТ, второй
вход запрета которого соединен с выходом первого элемента РАВНОЗНАЧНОСТЬ и с
третьим входом элемента ИЛИ-НЕ.
Названный технический результат достигается путем использования новых логических элементов (элементов СЛОЖЕНИЕ ПО МОДУЛЮ ДВА, ИЛИ-НЕ и ЗАПРЕТ), а
также изменением межсоединений элементов в схеме.
На чертеже (фигура) представлена схема вычислительного устройства унитарных кодов по модулю три.
Вычислительное устройство унитарных кодов по модулю три содержит семь элементов ИЛИ 1…7, два элемента РАВНОЗНАЧНОСТЬ 8 и 9, элемент СЛОЖЕНИЕ МОДУЛЮ
ДВА 10, элемент ИЛИ-НЕ 11, элемент ЗАПРЕТ 12, двенадцать входов 13…24 и три выхода 25, 26 и 27.
Вычислительное устройство унитарных кодов по модулю три работает следующим
образом. На входы 13, 17 и 21 устройства поступает унитарный код первого операнда
А = (а0, а1, а2), на входы 14, 18 и 22 - унитарный код второго операнда В = (b0, bl, b2), на
входы 15, 19 и 23 - унитарный код третьего операнда С = (с0, с1, с2), на входы 16, 20 и 24 унитарный код четвертого операнда D = (d0, d1, d2), где a0, b0, c0, d0, a1, bl, cl, dl, a2, b2, c2,
d2 ∈ {0,1}.
2
BY 9477 C1 2007.06.30
При этом ak = 1 (bk = 1, ck = 1, dk = 1) тогда и только тогда, когда А = k (mod 3) (соответственно, В = k (mod 3), С = k (mod 3) и D = k (mod 3)), где k = 0, 1, 2.
На выходах 25, 26 и 27 устройства формируется унитарный двоичный код результата
выполнения операции (А + В)*(С + D) = S (mod 3), где S = {s0,sl,s2) и s0,sl,s2 ∈{0,1}.
Причем sk = 1 тогда и только тогда, когда A*B + C*D = k (mod 3) и k = 0, 1, 2.
Логические функции S0, S1, S2, реализуемые на выходах вычислительного устройства,
представлены посредством таблицы. Логическая схема устройства для выполнения операции (А + В)*(С + D) = S (mod 3) в унитарных кодах по модулю три синтезирована на основе использования следующих аналитических представлений функций S0, Sl, S2:
S0 = ((a 1 ∨ b1 ) ~ (a 2 ∨ b 2 )) ∨ ((c1 ∨ d1 ) ~ (c 2 ∨ d 2 )),
S1 = ((a 1 ∨ b1 ) ~ (a 2 ∨ b 2 )) ∨ ((a 0 ∨ b 0 ) ⊕ (a 2 ∨ b 2 ) ⊕ (c 0 ∨ d 0 ) ⊕ (c 2 ∨ d 2 )) ∨ ((c1 ∨ d1 ) ~ (c 2 ∨ d 2 )),
S2 = ((a 1 ∨ b1 ) ~ (a 2 ∨ b 2 )) & ((a 0 ∨ b 0 ) ⊕ (a 2 ∨ b 2 ) ⊕ (c 0 ∨ d 0 ) ⊕ (c 2 ∨ d 2 )) & ((c1 ∨ d1 ) ~ (c 2 ∨ d 2 )),
где символом "~" обозначена логическая операция "равнозначность" (или "эквивалентность").
Дополнительным достоинством вычислительного устройства унитарных кодов по модулю три является низкая конструктивная сложность (по числу входов логических элементов), которая равна 28.
a0
13
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
А
a1
17
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
а2
21
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
b0
14
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
B
b1
18
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
0
0
0
0
0
b2
22
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
c0
15
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
C
c1
19
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
3
c2
23
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
0
0
d0
16
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
D
d1
20
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
d2
24
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
S0
25
1
1
1
1
1
1
1
1
1
1
0
0
0
0
1
0
1
0
1
0
0
0
0
S
S1
26
0
0
0
0
0
0
0
0
0
0
1
0
1
0
0
0
0
1
0
0
1
0
1
S2
27
0
0
0
0
0
0
0
0
0
0
0
1
0
1
0
1
0
0
0
1
0
1
0
BY 9477 C1 2007.06.30
Продолжение таблицы
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
1
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
4
0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
1
0
1
0
1
0
0
0
0
1
0
1
0
1
0
0
0
0
1
0
1
0
1
1
1
1
1
1
1
1
1
1
0
0
0
0
1
0
1
0
1
1
1
1
1
1
0
1
0
0
0
1
0
1
0
0
0
0
1
0
0
1
0
1
0
1
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
1
0
1
0
0
0
0
0
0
0
0
0
0
0
1
0
0
1
0
1
0
1
0
0
0
1
0
1
0
0
0
0
1
0
0
0
0
0
0
0
0
0
0
1
0
1
0
0
0
0
1
0
0
0
0
0
0
BY 9477 C1 2007.06.30
Продолжение таблицы
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
0
0
0
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
1
0
0
1
0
0
1
0
0
1
0
0
Источники информации:
1. Патент РБ 2314, МПК G 06F 7/49, 1998.
2. Патент РБ 3270, МПК G 06F 7/49, 2000 (прототип).
Национальный центр интеллектуальной собственности.
220034, г. Минск, ул. Козлова, 20.
5
0
1
0
0
1
0
0
1
0
0
1
0
0
0
1
0
0
1
0
0
1
0
0
1
1
1
1
1
0
0
0
0
1
0
1
0
0
0
0
0
1
0
1
0
0
0
0
1
0
0
0
0
0
1
0
1
0
1
0
0
Документ
Категория
Без категории
Просмотров
0
Размер файла
141 Кб
Теги
by9477, патент
1/--страниц
Пожаловаться на содержимое документа