close

Вход

Забыли?

вход по аккаунту

?

Патент BY10221

код для вставкиСкачать
ОПИСАНИЕ
ИЗОБРЕТЕНИЯ
К ПАТЕНТУ
РЕСПУБЛИКА БЕЛАРУСЬ
(46) 2008.02.28
(12)
(51) МПК (2006)
НАЦИОНАЛЬНЫЙ ЦЕНТР
ИНТЕЛЛЕКТУАЛЬНОЙ
СОБСТВЕННОСТИ
(54)
BY (11) 10221
(13) C1
(19)
G 06F 7/38
ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО УНИТАРНЫХ КОДОВ
ПО МОДУЛЮ ТРИ
(21) Номер заявки: a 20060423
(22) 2006.05.05
(43) 2006.10.30
(71) Заявитель: Белорусский государственный университет (BY)
(72) Авторы: Супрун Валерий Павлович;
Городецкий Данила Андреевич (BY)
(73) Патентообладатель: Белорусский государственный университет (BY)
(56) BY 3270 С1, 2000.
BY 3703 C1, 2000.
SU 1798777 A1, 1993.
BY 10221 C1 2008.02.28
(57)
Вычислительное устройство унитарных кодов по модулю три, содержащее три элемента РАВНОЗНАЧНОСТЬ, выход i-го, где i = 1, 2, 3, из которых соединен с i-м выходом
устройства, отличающееся тем, что содержит первый и второй элементы ЗАПРЕТ, первый и второй элементы И, первый и второй элементы ИЛИ-НЕ, мажоритарный элемент с
порогом два, выход которого соединен с первым входом первого элемента РАВНОЗНАЧНОСТЬ и первым входом второго элемента РАВНОЗНАЧНОСТЬ, второй вход которого
соединен с выходом первого элемента ИЛИ-НЕ и первым входом третьего элемента
РАВНОЗНАЧНОСТЬ, второй вход которого соединен со вторым входом первого элемента
РАВНОЗНАЧНОСТЬ и с выходом второго элемента ИЛИ-НЕ, первый вход которого
соединен с выходом первого элемента И, первый вход которого соединен с первым входом
BY 10221 C1 2008.02.28
второго элемента И, с входами запрета первого и второго элементов ЗАПРЕТ и с управляющим входом устройства, вход которого "равно нулю" первого операнда соединен с
первым входом первого элемента ИЛИ-НЕ и с первым входом мажоритарного элемента с
порогом два, второй вход которого соединен с входом устройства "равно двум" первого
операнда и со вторым входом второго элемента ИЛИ-НЕ, третий вход которого соединен
с выходом второго элемента ЗАПРЕТ, прямой вход которого соединен с входом устройства "равно двум" второго операнда, с третьим входом мажоритарного элемента с порогом
два и со вторым входом второго элемента И, выход которого соединен со вторым входом
первого элемента ИЛИ-НЕ, третий вход которого соединен с выходом первого элемента
ЗАПРЕТ, прямой вход которого соединен со вторым входом первого элемента И, четвертым входом мажоритарного элемента с порогом два и с входом устройства "равно нулю"
второго операнда.
Изобретение относится к области вычислительной техники и микроэлектроники и
может быть использовано для построения средств аппаратурного контроля и цифровых
устройств, работающих в системе остаточных классов.
Известен сумматор унитарных кодов по модулю три, который содержит шесть элементов РАВНОЗНАЧНОСТЬ, три элемента И, шесть входов и три выхода [1]. Сложность
сумматора (по числу входов логических элементов) равна 18, а быстродействие, определяемое глубиной схемы, составляет 2τ, где τ - задержка на логический элемент. Число
внешних выводов сумматора равно девяти.
Недостатками известного сумматора являются высокая конструктивная сложность и
большое число внешних выводов.
Наиболее близким по функциональным возможностям и конструкции техническим
решением к предлагаемому является сумматор унитарных кодов по модулю три, который
содержит три элемента ИЛИ, три элемента РАВНОЗНАЧНОСТЬ, шесть входов и три выхода [2]. Сложность сумматора равна 12, а быстродействие - 2τ, где τ - задержка на логический элемент. При этом число внешних выводов равно девяти.
Недостатками известного сумматора являются низкие функциональные возможности,
поскольку сумматор не реализует операцию вычитания в унитарных кодах по модулю три,
а также большое число внешних выводов.
Изобретение направлено на решение следующих технических задач: 1) расширение
функциональных возможностей сумматора за счет реализации операции вычитания в унитарных кодах по модулю три; 2) уменьшение числа внешних выводов вычислительного
устройства унитарных кодов по модулю три.
Вычислительное устройство унитарных кодов по модулю три содержит три элемента
РАВНОЗНАЧНОСТЬ, выход i-го (i = 1, 2, 3) элемента из которых соединен с i-м выходом
устройства. В отличие от прототипа в устройство дополнительно введены первый и второй элементы ЗАПРЕТ, первый и второй элементы И, первый и второй элементы ИЛИ-НЕ,
мажоритарный элемент с порогом два. Выход мажоритарного элемента с порогом два соединен с первым входом первого элемента РАВНОЗНАЧНОСТЬ и первым входом второго элемента РАВНОЗНАЧНОСТЬ, второй вход которого соединен с выходом первого
элемента ИЛИ-НЕ и первым входом третьего элемента РАВНОЗНАЧНОСТЬ, второй вход
которого соединен со вторым входом первого элемента РАВНОЗНАЧНОСТЬ и с выходом
второго элемента ИЛИ-НЕ. Первый вход второго элемента ИЛИ-НЕ соединен с выходом
первого элемента И, первый вход которого соединен с первым входом второго элемента
И, с входами запрета первого и второго элементов ЗАПРЕТ и с управляющим входом устройства. Вход устройства "равно нулю" первого операнда соединен с первым входом первого элемента ИЛИ-НЕ и с первым входом мажоритарного элемента с порогом два,
второй вход которого соединен с входом устройства "равно двум" первого операнда и со
2
BY 10221 C1 2008.02.28
вторым входом второго элемента ИЛИ-НЕ. Третий вход первого элемента ИЛИ-НЕ соединен с выходом первого элемента ЗАПРЕТ, прямой вход которого соединен с входом
устройства "равно двум" второго операнда, с третьим входом мажоритарного элемента с
порогом два и со вторым входом второго элемента И, выход которого соединен со вторым
входом первого элемента ИЛИ-НЕ. Третий вход второго элемента ИЛИ-НЕ соединен с
выходом второго элемента ЗАПРЕТ, прямой вход которого соединен со вторым входом
первого элемента И, четвертым входом мажоритарного элемента с порогом два и с входом
устройства "равно нулю" второго операнда.
Основные технические результаты предлагаемого изобретения заключаются в расширении функциональных возможностей устройства и в уменьшении числа внешних выводов сумматора унитарных кодов по модулю три. Названные технические результаты
достигаются путем введения в логическую схему новых логических элементов (элементов
ЗАПРЕТ, элементов И, элементов ИЛИ-НЕ и мажоритарного элемента с порогом два).
На чертеже (фигура) представлена схема вычислительного устройства унитарных кодов по модулю три. Вычислительное устройство содержит два элемента ЗАПРЕТ 1 и 2,
два элемента И 3 и 4, два элемента ИЛИ-НЕ 5 и 6, мажоритарный элемент с порогом два 7,
три элемента РАВНОЗНАЧНОСТЬ 8, 9 и 10, четыре информационных входа 11...14,
управляющий вход 15 и три выхода 16, 17 и 18.
Вычислительное устройство унитарных кодов по модулю три работает следующим
образом. На входы 11 и 14 сумматора поступают значения а0 и а2 унитарного двоичного
кода первого операнда А = (а0, а1, а2) соответственно, на входы 12 и 13 поступают значения b0 и b2 унитарного двоичного кода второго операнда В = (b0, b1, b2) соответственно,
где a0, al, a2, b0, b1, b2 ∈ {0,1}. При этом ak = 1 (bk = 1) тогда и только тогда, когда А = k
(mod 3) (В = k (mod 3)), где k = 0, 1, 2. На управляющий вход 15 подается управляющий
сигнал u, принимающий значения из множества {0, 1}.
Если u = 0, то на выходах вычислительного устройства 17, 16 и 18 формируется унитарный двоичный код S = (s0, s1, s2) результата выполнения операции А + B = S (mod 3).
Если u = 1, то на выходах вычислительного устройства 16, 18 и 17 формируется унитарный двоичный код R = (r0, r1, r2) результата выполнения операции А - В = R (mod 3). Здесь
S = (s0, s1, s2) и R = (r0, r1, r2), где s0, r0, s1, r1, s2, r2 ∈ {0, 1}. Причем sk = 1 (rk = 1) тогда и
только тогда, когда А + В = k (mod 3) (соответственно А - В = k (mod 3)) и k = 0, 1, 2.
Первообразная вычислительного устройства унитарных кодов по модулю три имеет
вид:
F1 (u ) = ub 0 ∨ ub 2 ∨ a 2 ~ M (a 0 , b 0 , a 2 , b 2 ),
F2 (u ) = ub 0 ∨ ub 2 ∨ a 0 ~ M (a 0 , b 0 , a 2 , b 2 ),
F2 (u ) = ub 0 ∨ ub 2 ∨ a 0 ~ ub 0 ∨ ub 2 ∨ a 2 ,
где "~" -логическая операция "равнозначность", a M(a0, b0, a2, b2) - функция, реализуемая на выходе мажоритарного элемента с порогом два, т.е.
1, если a 0 + b 0 + a 2 + b 2 ≥ 2;
M (a 0 , b 0 , a 2 , b 2 ) = 
0 − в противном случае.
Отметим, что здесь
s1 , если u = 0,
s 0 , если u = 0,
s , если u = 0,
F1 (u ) = 
F3 (u ) =  2
F2 (u ) = 
r1 , если u = 1.
r0 , если u = 1,
r2 , если u = 1,
Работа вычислительного устройства унитарных кодов по модулю три описывается
таблицей истинности логических функций s0, s1, s2, r0, r1, r2.
К основным достоинствам предлагаемого вычислительного устройства унитарных кодов по модулю три можно отнести следующее: 1) широкие функциональные возможности,
поскольку устройство реализует операции сложения и вычитания унитарных кодов по мо-
3
BY 10221 C1 2008.02.28
дулю три; 2) небольшое число внешних выводов, равное 8. В то время как устройствопрототип реализует только операцию сложения унитарных кодов по модулю три, а число
его внешних выводов равно 9.
Вычислительное устройство унитарных кодов по модулю три
Входы
Выходы
Управляющий Унитарный двоичный Унитарный двоичный Унитарный двоичный
двоичный код код первого операнда код второго операнда код результата суммы
U
А = (а0, а1, а2)
B = (b0, bl, b2)
S = (s0, sl, s2)
U
а0
a1
а2
b0
b1
b2
s0
s1
s2
15
11
14
12
13
17
16
18
0
1
0
0
1
0
0
1
0
0
0
1
0
0
0
1
0
0
1
0
0
1
0
0
0
0
1
0
0
1
0
0
1
0
1
0
0
0
1
0
0
0
1
0
0
1
0
0
0
1
0
0
1
0
0
0
1
1
0
0
0
0
0
1
1
0
0
0
0
1
0
0
0
1
0
1
0
1
0
0
0
0
0
1
0
0
1
0
1
0
Управляющий Унитарный двоичный Унитарный двоичный Унитарный двоичный
двоичный код код первого операнда код второго операнда код результата разности
U
А = (а0, а1, а2)
B = (b0, bl, b2)
R = (r0, r1, r2)
U
а0
a1
а2
b0
b1
b2
r0
r1
r2
15
11
14
12
13
16
18
17
1
1
0
0
1
0
0
1
0
0
1
1
0
0
0
1
0
0
0
1
1
1
0
0
0
0
1
0
1
0
1
0
1
0
1
0
0
0
1
0
1
0
1
0
0
1
0
1
0
0
1
0
1
0
0
0
1
0
0
1
1
0
0
1
1
0
0
0
0
1
1
0
0
1
0
1
0
0
1
0
1
0
0
1
0
0
1
1
0
0
Источники информации:
1. Патент РБ 2314, МПК G 06F 7/49, 1998.
2. Патент РБ 3270, МПК G 06F 7/49, 2000 (прототип).
Национальный центр интеллектуальной собственности.
220034, г. Минск, ул. Козлова, 20.
4
Документ
Категория
Без категории
Просмотров
0
Размер файла
107 Кб
Теги
by10221, патент
1/--страниц
Пожаловаться на содержимое документа