close

Вход

Забыли?

вход по аккаунту

?

Патент BY10535

код для вставкиСкачать
ОПИСАНИЕ
ИЗОБРЕТЕНИЯ
К ПАТЕНТУ
РЕСПУБЛИКА БЕЛАРУСЬ
(46) 2008.04.30
(12)
(51) МПК (2006)
НАЦИОНАЛЬНЫЙ ЦЕНТР
ИНТЕЛЛЕКТУАЛЬНОЙ
СОБСТВЕННОСТИ
(54)
BY (11) 10535
(13) C1
(19)
G 06F 7/38
ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО УНИТАРНЫХ КОДОВ
ПО МОДУЛЮ ТРИ
(21) Номер заявки: a 20060892
(22) 2006.09.11
(43) 2007.02.28
(71) Заявитель: Белорусский государственный университет (BY)
(72) Автор: Супрун Валерий Павлович
(BY)
(73) Патентообладатель: Белорусский государственный университет (BY)
(56) BY 3270 C1, 2000.
BY a20050241, 2005.
BY a20050342, 2005.
BY 3703 C1, 2000.
SU 1633394 A1, 1991.
SU 1734090 A1, 1992.
BY 10535 C1 2008.04.30
(57)
Вычислительное устройство унитарных кодов по модулю три, содержащее три элемента РАВНОЗНАЧНОСТЬ и три элемента ИЛИ, i-й, где i = 1, 2, вход первого из которых
соединен с входом "равно нулю" i-го операнда, а выход соединен с первым входом i-го
элемента РАВНОЗНАЧНОСТЬ, выход которого соединен с выходом "равно i" устройства,
выход "равно нулю" которого соединен с выходом третьего элемента РАВНОЗНАЧНОСТЬ, первый вход которого соединен с выходом второго элемента ИЛИ и вторым входом первого элемента РАВНОЗНАЧНОСТЬ, а второй вход соединен с выходом третьего
элемента ИЛИ и вторым входом второго элемента РАВНОЗНАЧНОСТЬ, отличающееся
тем, что дополнительно содержит четвертый, пятый, шестой и седьмой элементы
РАВНОЗНАЧНОСТЬ, выход четвертого элемента РАВНОЗНАЧНОСТЬ соединен с первым
входом второго элемента ИЛИ, второй вход которого соединен с выходом пятого элемента
BY 10535 C1 2008.04.30
РАВНОЗНАЧНОСТЬ, выход шестого элемента РАВНОЗНАЧНОСТЬ соединен с первым
входом третьего элемента ИЛИ, второй вход которого соединен с выходом седьмого элемента РАВНОЗНАЧНОСТЬ, вход "равно нулю" (i + 2)-го операнда соединен с (i + 2)-м
входом первого элемента ИЛИ, вход "равно единице" первого операнда соединен с первыми прямыми входами четвертого и шестого элементов РАВНОЗНАЧНОСТЬ, вход
"равно единице" второго операнда соединен со вторым прямым входом четвертого элемента РАВНОЗНАЧНОСТЬ и первым инверсным входом шестого элемента РАВНОЗНАЧНОСТЬ, вход "равно двум" первого операнда соединен с первым инверсным входом
четвертого элемента РАВНОЗНАЧНОСТЬ и со вторым инверсным входом шестого элемента РАВНОЗНАЧНОСТЬ, вход "равно двум" второго операнда соединен со вторым инверсным входом четвертого элемента РАВНОЗНАЧНОСТЬ и со вторым прямым входом
шестого элемента РАВНОЗНАЧНОСТЬ, вход "равно единице" третьего операнда соединен с первыми прямыми входами пятого и седьмого элементов РАВНОЗНАЧНОСТЬ,
вход "равно единице" четвертого операнда соединен со вторым прямым входом пятого
элемента РАВНОЗНАЧНОСТЬ и первым инверсным входом седьмого элемента РАВНОЗНАЧНОСТЬ, вход "равно двум" третьего операнда соединен с первым инверсным входом пятого элемента РАВНОЗНАЧНОСТЬ и со вторым инверсным входом седьмого элемента РАВНОЗНАЧНОСТЬ, вход "равно двум" четвертого операнда соединен со вторым
инверсным входом пятого элемента РАВНОЗНАЧНОСТЬ и со вторым прямым входом
седьмого элемента РАВНОЗНАЧНОСТЬ.
Изобретение относится к области вычислительной техники и микроэлектроники и
может быть использовано для построения средств аппаратурного контроля и цифровых
устройств, работающих в системе остаточных классов.
Известно вычислительное устройство по модулю три, которое содержит восемь элементов И, мажоритарный элемент с порогом четыре, два элемента ИСКЛЮЧАЮЩЕЕ
ИЛИ, восемь входов и два выхода [1]. Устройство реализует операцию A * B + C*D = S по
модулю три.
Недостатком устройства являются ограниченные функциональные возможности, поскольку устройство не реализует операцию А * В + С * D = S в унитарных кодах по модулю три.
Наиболее близким по функциональным возможностям и конструкции техническим
решением к предлагаемому является сумматор унитарных кодов по модулю три [2]. Сумматор содержит три элемента ИЛИ, три элемента РАВНОЗНАЧНОСТЬ, шесть входов и
три выхода.
Недостатком известного сумматора являются низкие функциональные возможности,
так как он не выполняет операцию А * В + С * D = S (mod 3).
Изобретение направлено на решение технической задачи расширения функциональных возможностей сумматора унитарных кодов по модулю три за счет реализации в унитарных кодах операции А * В + С * D = S (mod 3).
Вычислительное устройство унитарных кодов по модулю три, содержит три элемента
РАВНОЗНАЧНОСТЬ и три элемента ИЛИ, i-й(i = 1, 2) вход первого из которых соединен
с входом "равно нулю" i-го операнда, а выход соединен с первым входом i-го элемента
РАВНОЗНАЧНОСТЬ, выход которого соединен с выходом "равно i" устройства. Выход
"равно нулю" устройства соединен с выходом третьего элемента РАВНОЗНАЧНОСТЬ,
первый вход которого соединен с выходом второго элемента ИЛИ и вторым входом первого элемента РАВНОЗНАЧНОСТЬ, а второй вход соединен с выходом третьего элемента
ИЛИ и вторым входом второго элемента РАВНОЗНАЧНОСТЬ. В отличие от прототипа
устройство дополнительно содержит четвертый, пятый, шестой и седьмой элементы
РАВНОЗНАЧНОСТЬ, выход четвертого элемента РАВНОЗНАЧНОСТЬ соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом пятого
элемента РАВНОЗНАЧНОСТЬ. Выход шестого элемента РАВНОЗНАЧНОСТЬ соединен
с первым входом третьего элемента ИЛИ, второй вход которого соединен с выходом седь2
BY 10535 C1 2008.04.30
мого элемента РАВНОЗНАЧНОСТЬ. Вход "равно нулю" (i + 2)-го операнда соединен с
(i + 2)-м входом первого элемента ИЛИ. Вход "равно единице" первого операнда соединен
с первыми прямыми входами четвертого и шестого элементов РАВНОЗНАЧНОСТЬ. Вход
"равно единице" второго операнда соединен со вторым прямым входом четвертого элемента РАВНОЗНАЧНОСТЬ и первым инверсным входом шестого элемента РАВНОЗНАЧНОСТЬ. Вход "равно двум" первого операнда соединен с первым инверсным входом четвертого элемента РАВНОЗНАЧНОСТЬ и со вторым инверсным входом шестого
элемента РАВНОЗНАЧНОСТЬ. Вход "равно двум" второго операнда соединен со вторым
инверсным входом четвертого элемента РАВНОЗНАЧНОСТЬ и со вторым прямым входом шестого элемента РАВНОЗНАЧНОСТЬ. Вход "равно единице" третьего операнда соединен с первыми прямыми входами пятого и седьмого элементов РАВНОЗНАЧНОСТЬ.
Вход "равно единице" четвертого операнда соединен со вторым прямым входом пятого элемента РАВНОЗНАЧНОСТЬ и первым инверсным входом седьмого элемента
РАВНОЗНАЧНОСТЬ. Вход "равно двум" третьего операнда соединен с первым инверсным входом пятого элемента РАВНОЗНАЧНОСТЬ и со вторым инверсным входом седьмого элемента РАВНОЗНАЧНОСТЬ. Вход "равно двум" четвертого операнда соединен со
вторым инверсным входом пятого элемента РАВНОЗНАЧНОСТЬ и со вторым прямым
входом седьмого элемента РАВНОЗНАЧНОСТЬ.
Названный технический результат достигается путем добавления в логическую схему
сумматора унитарных кодов по модулю три четырех элементов РАВНОЗНАЧНОСТЬ.
Причем каждый из добавленных элементов РАВНОЗНАЧНОСТЬ имеет два прямых и два
инверсных входа.
На чертеже (фигура) представлена схема вычислительного устройства унитарных кодов по модулю три.
Вычислительное устройство унитарных кодов по модулю три содержит семь элементов РАВНОЗНАЧНОСТЬ 1…7, три элемента ИЛИ 8, 9 и 10, двенадцать входов 11…22 и
три выхода 23, 24 и 25.
Вычислительное устройство унитарных кодов по модулю три работает следующим
образом. На входы 11, 15 и 19 устройства поступает унитарный код первого операнда
А = (a0, a1,a2), на входы 12, 16 и 20 - унитарный код второго операнда B = (b0, b1,b2), на
входы 13, 17 и 21 унитарный код третьего операнда С = (с0, с1, с2), на входы 14, 18 и 22 унитарный код четвертого операнда D = (d0, d1, d2), где a0, b0, c0, d0, a1, b1, c1, d1, a2, b2, c2, d2
∈{0, 1}. При этом ak = 1 (bk = 1, ck = 1, dk = 1) тогда и только тогда, когда А = k (mod 3)
(соответственно, В = k (mod 3), С = k (mod 3) и D = k(mod 3)), где k = 0, 1, 2. На выходах
23, 24 и 25 устройства формируется унитарный двоичный код результата выполнения операции А * В + С * D = S(mod 3), где S = (s0, s1, s2) и s0, s1, s2 ∈{0, 1}. Причем sk = 1 тогда и
только тогда, когда А * В + С * D = k (mod 3) и k = 0, 1, 2.
Логические функции S0, S1, S2, реализуемые на выходах вычислительного устройства
унитарных кодов по модулю три, представлены посредством таблицы.
Логическая схема устройства для выполнения операции А * В + С * D = S в унитарных кодах по модулю три синтезирована на основе использования следующих аналитических представления функций S0, S1, S2:
S0 = (a1b1 a 2 b 2 ∨ a1 b1a 2 b 2 ∨ c1d1 c 2 d 2 ∨ c1 d1c 2d 2 ) ~
~ (a1 b1 a 2 b 2 ∨ a1b1a 2 b 2 ∨ c1 d1 c2d 2 ∨ c1d1c 2 d 2 ) ,
S1 = (a 0 ∨ b0 ∨ c0 ∨ d 0 ) ~ (a1b1 a 2 b 2 ∨ a1 b1a 2 b 2 ∨ c1d1 c 2 d 2 ∨ c1 d1c 2d 2 ) ,
S2 = (a 0 ∨ b0 ∨ c0 ∨ d 0 ) ~ (a1 b1 a 2 b 2 ∨ a1b1a 2 b 2 ∨ c1 d1 c 2d 2 ∨ c1d1c 2 d 2 ) ,
где символом "~" обозначена логическая операция "равнозначность" (или "эквивалентность").
Дополнительным достоинством заявляемого вычислительного устройства унитарных
кодов по модулю три является низкая конструктивная сложность (по числу входов логических элементов), которая равна 30.
3
BY 10535 C1 2008.04.30
Источники информации:
1. Патент РФ 2090924, МПК G 06F 7/49, 1997.
2. Патент РБ 3270, МПК G 06F 7149, 2000 (прототип).
a0
11
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
А
a1
15
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
a2
19
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
b0
12
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
B
b1
16
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
b2
20
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
c0
13
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
C
c1
17
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
4
c2
21
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
d0
14
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
D
d1
18
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
d2
22
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
S0
23
0
0
0
0
1
0
0
0
1
1
1
1
1
0
0
1
0
0
0
0
0
0
1
0
0
0
1
0
0
0
0
0
1
0
1
0
S
S1
24
0
0
0
0
0
1
0
1
0
0
0
0
0
1
0
0
0
1
0
0
0
0
0
1
0
1
0
1
1
1
1
0
0
1
0
0
S2
25
1
1
1
1
0
0
1
0
0
0
0
0
0
0
1
0
1
0
1
1
1
1
0
0
1
0
0
0
0
0
0
1
0
0
0
1
BY 10535 C1 2008.04.30
a0
11
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
А
a1
15
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
a2
19
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
b0
12
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
B
b1
16
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
b2
20
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
c0
13
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
C
c1
17
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
c2
21
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
d0
14
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
Национальный центр интеллектуальной собственности.
220034, г. Минск, ул. Козлова, 20.
5
D
d1
18
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
d2
22
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
S0
23
0
0
0
0
1
0
0
0
1
1
1
1
1
0
0
1
0
0
0
0
0
0
1
0
0
0
1
0
0
0
0
0
1
0
1
0
S
S1
24
0
0
0
0
0
1
0
1
0
0
0
0
0
1
0
0
0
1
0
0
0
0
0
1
0
1
0
1
1
1
1
0
0
1
0
0
S2
25
1
1
1
1
0
0
1
0
0
0
0
0
0
0
1
0
1
0
1
1
1
1
0
0
1
0
0
0
0
0
0
1
0
0
0
1
Документ
Категория
Без категории
Просмотров
0
Размер файла
178 Кб
Теги
патент, by10535
1/--страниц
Пожаловаться на содержимое документа