close

Вход

Забыли?

вход по аккаунту

?

Патент BY11171

код для вставкиСкачать
ОПИСАНИЕ
ИЗОБРЕТЕНИЯ
К ПАТЕНТУ
РЕСПУБЛИКА БЕЛАРУСЬ
(46) 2008.10.30
(12)
(51) МПК (2006)
НАЦИОНАЛЬНЫЙ ЦЕНТР
ИНТЕЛЛЕКТУАЛЬНОЙ
СОБСТВЕННОСТИ
(54)
G 06F 7/38
ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО УНИТАРНЫХ КОДОВ
ПО МОДУЛЮ ТРИ
(21) Номер заявки: a 20070215
(22) 2007.02.28
(43) 2007.08.30
(71) Заявитель: Белорусский государственный университет (BY)
(72) Автор: СУПРУН Валерий Павлович
(BY)
BY 11171 C1 2008.10.30
BY (11) 11171
(13) C1
(19)
(73) Патентообладатель: Белорусский государственный университет (BY)
(56) BY 3270 C1, 2000.
BY a20060423, 2006.
BY a20060155, 2006.
SU 1734090 A1, 1992.
SU 1795452 A1, 1993.
(57)
Вычислительное устройство унитарных кодов по модулю три, содержащее два элемента РАВНОЗНАЧНОСТЬ, отличающееся тем, что содержит мажоритарный элемент с
порогом два, i-й, где i = 1, 2, 3, 4, вход которого соединен с i-м информационным входом
устройства, а выход соединен с первым входом первого элемента РАВНОЗНАЧНОСТЬ,
выход которого соединен с выходом "равно нулю" устройства, элемент И и три элемента
ИЛИ-НЕ, j-й, где j = 1, 2, вход первого из которых соединен с входом "равно нулю" j-го
операнда, вход "равно двум" которого соединен с j-м входом второго элемента ИЛИ-НЕ,
выход которого соединен со вторым входом первого элемента РАВНОЗНАЧНОСТЬ и
первым входом второго элемента РАВНОЗНАЧНОСТЬ, второй вход которого соединен с
выходом первого элемента ИЛИ-НЕ, а выход соединен с первым входом элемента И, второй вход которого соединен с управляющим входом устройства, а выход соединен с выходом "равно двум" устройства и с первым входом третьего элемента ИЛИ-НЕ, второй
вход которого соединен с выходом первого элемента РАВНОЗНАЧНОСТЬ, а выход соединен с выходом "равно единице" устройства.
BY 11171 C1 2008.10.30
Изобретение относится к области вычислительной техники и микроэлектроники и
может быть использовано для построения средств аппаратурного контроля и цифровых
устройств, работающих в системе остаточных классов.
Известен сумматор унитарных кодов по модулю три, который содержит шесть элементов РАВНОЗНАЧНОСТЬ, три элемента И, шесть входов и три выхода [1]. Сложность
сумматора (по числу входов логических элементов) равна 18, а быстродействие, определяемое глубиной схемы, составляет 2τ, где τ - задержка на логический элемент. Число
внешних выводов сумматора равно девяти.
Недостатком известного сумматора являются низкие функциональные возможности.
Наиболее близким по функциональным возможностям и конструкции техническим
решением к предлагаемому является сумматор унитарных кодов по модулю три, который
содержит три элемента ИЛИ, три элемента РАВНОЗНАЧНОСТЬ, шесть входов и три выхода [2]. Сложность сумматора равна 12, а быстродействие - 2τ, где τ - задержка на логический элемент. Число внешних выводов равно девяти.
Недостатками известного сумматора являются низкие функциональные возможности,
поскольку сумматор не реализует операцию (А + В)n = S в унитарных кодах по модулю
три, а также большое число внешних выводов.
Изобретение направлено на решение следующих технических задач: 1) расширение функциональных возможностей сумматора за счет реализации операции (А + В)n = S (mod 3) в
унитарных кодах по модулю три; 2) уменьшение числа внешних выводов вычислительного устройства унитарных кодов по модулю три.
Вычислительное устройство унитарных кодов по модулю три содержит два элемента
РАВНОЗНАЧНОСТЬ.
В отличие от прототипа устройство дополнительно содержит мажоритарный элемент
с порогом два, i-й, где i = 1,2,3,4, вход которого соединен с i-м информационным входом
устройства, а выход соединен с первым входом первого элемента РАВНОЗНАЧНОСТЬ,
выход которого соединен с выходом "равно нулю" устройства.
Кроме того, устройство содержит элемент И и три элемента ИЛИ-НЕ, j-й, где j = 1,2,
вход первого из которых соединен с входом "равно нулю" j-го операнда, вход "равно
двум" которого соединен с j-м входом второго элемента ИЛИ-НЕ.
Выход второго элемента ИЛИ-НЕ соединен со вторым входом первого элемента РАВНОЗНАЧНОСТЬ и первым входом второго элемента РАВНОЗНАЧНОСТЬ, второй вход
которого соединен с выходом первого элемента ИЛИ-НЕ, а выход соединен с первым
входом элемента И.
Второй вход элемента И соединен с управляющим входом устройства, а выход соединен с выходом "равно двум" устройства и с первым входом третьего элемента ИЛИ-НЕ,
второй вход которого соединен с выходом первого элемента РАВНОЗНАЧНОСТЬ, а выход соединен с выходом "равно единице" устройства.
Основные технические результаты изобретения заключаются в расширении функциональных возможностей устройства и в уменьшении числа внешних выводов. Названные
технические результаты достигаются путем введения в логическую схему новых логических элементов (мажоритарного элемента с порогом два, элементов ИЛИ-НЕ и элемента
И), а также путем изменения межсоединений элементов в логической схеме.
На чертеже (фигура) представлена логическая схема вычислительного устройства унитарных кодов по модулю три. Вычислительное устройство содержит три элемента ИЛИНЕ 1, 2 и 3, мажоритарный элемент с порогом два 4, два элемента РАВНОЗНАЧНОСТЬ 5
2
BY 11171 C1 2008.10.30
и 6, элемент И 7, четыре информационных входа 8,... 11, управляющий вход 12 и три выхода 13, 14 и 15.
Вычислительное устройство унитарных кодов по модулю три реализует арифметическую операцию (А + В)n = S и работает следующим образом.
На информационные входы 8 и 10 устройства поступают значения а0 и а2 унитарного
двоичного кода первого операнда А = (а0,а1,а2), соответственно; на информационные входы 9 и 11 поступают значения b0 и b2 унитарного двоичного кода второго операнда
B = (b0,b1,b2), соответственно, где a0, a1, a2, b0, b1, b2 ∈ {0,1}. При этом ak = 1 (bk = l) тогда и
только тогда, когда A = k (mod 3) (B = k (mod 3)), где k = 0,1,2.
На управляющий вход 12 устройства подается управляющий сигнал и, принимающий
значения из множества {0, l}. Причем, если n - четное, то u = 0; если n - нечетное, то u = 1.
На выходах устройства 13, 14 и 15 формируется унитарный двоичный код S = (s0,s1,s2)
результата выполнения операции (A + B)n = S (mod 3), где s0,s1,s2 ∈ {0,1}. Причем sk = 1
тогда и только тогда, когда (A + B)n = k (mod 3) k = 0,1,2.
Логическая схема (фигура) вычислительного устройства унитарных кодов по модулю
три синтезирована на основе применения следующих аналитических представлений логических функций S0, S1 и S2:
S0 = (a 2 ∨ b 2 ) ~ M 24 (a 0 , b 0 , a 2 , b 2 ), S1 = S0 ∨ S2 и
(
)
S2 = u & (a 0 ∨ b0 ) ~ (a 2 ∨ b 2 ) ,
где символом "~" обозначена логическая операция "равнозначность" (или "эквивалент-
ность"), а символом M 24 (a 0 , b0 , a 2 , b 2 ) - функция, реализуемая на выходе 4-входового мажоритарного элемента с порогом два, т.е.
1, если a 0 + b0 + a 2 + b 2 ≥ 2;
M 24 (a 0 , b 0 , a 2 , b 2 ) = 
0 − в противном случае.
Работа вычислительного устройства унитарных кодов по модулю три описывается
таблицей истинности логических функций S0, Sl и S2 (таблица).
К основным достоинствам вычислительного устройства унитарных кодов по модулю
три можно отнести следующее:
1) широкие функциональные возможности, поскольку устройство реализует операцию
(A + B)n = S в унитарных кодах по модулю три;
2) небольшое число внешних выводов, равное 8.
Отметим, что устройство - прототип реализует только операцию сложения унитарных
кодов по модулю три, а число его внешних выводов равно 9.
Дополнительным достоинством заявляемого вычислительного устройства унитарных
кодов по модулю три является относительно невысокая конструктивная сложность (по
числу входов логических элементов), которая равна 16.
3
BY 11171 C1 2008.10.30
Вычислительное устройство унитарных кодов по модулю три
Входы
Выходы
Управляющий Унитарный двоичный Унитарный двоичный
сигнал u
код первого операнда код второго операнда
А = (а0,а1,а2)
B = (b0,b1,b2)
u
а0
a1
а2
b0
b1
b2
12
8
10
9
11
0
1
0
0
1
0
0
0
1
0
0
0
1
0
0
1
0
0
0
0
1
0
0
1
0
1
0
0
0
0
1
0
0
1
0
0
0
1
0
0
0
1
0
0
0
1
1
0
0
0
0
0
1
0
1
0
0
0
0
1
0
0
1
1
1
0
0
1
0
0
1
1
0
0
0
1
0
1
1
0
0
0
0
1
1
0
1
0
1
0
0
1
0
1
0
0
1
0
1
0
1
0
0
0
1
1
0
0
1
1
0
0
1
0
0
1
0
1
0
1
0
0
1
0
0
1
Унитарный двоичный
код результата
S = (s0,s1,s2)
S0
S1
S2
13
14
15
1
0
0
0
1
0
0
1
0
0
1
0
0
1
0
1
0
0
0
1
0
1
0
0
0
1
0
1
0
0
0
1
0
0
0
1
0
1
0
0
0
1
1
0
0
0
0
1
1
0
0
0
1
0
Источники информации:
1. Патент РБ 2314, МПК G 06F 7/49, 1998.
2. Патент РБ 3270, МПК G 06F 7/49, 2000 (прототип).
Национальный центр интеллектуальной собственности.
220034, г. Минск, ул. Козлова, 20.
4
Документ
Категория
Без категории
Просмотров
0
Размер файла
120 Кб
Теги
by11171, патент
1/--страниц
Пожаловаться на содержимое документа