close

Вход

Забыли?

вход по аккаунту

?

Патент BY11172

код для вставкиСкачать
ОПИСАНИЕ
ИЗОБРЕТЕНИЯ
К ПАТЕНТУ
РЕСПУБЛИКА БЕЛАРУСЬ
(46) 2008.10.30
(12)
(51) МПК (2006)
НАЦИОНАЛЬНЫЙ ЦЕНТР
ИНТЕЛЛЕКТУАЛЬНОЙ
СОБСТВЕННОСТИ
(54)
BY (11) 11172
(13) C1
(19)
G 06F 7/38
ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО УНИТАРНЫХ КОДОВ
ПО МОДУЛЮ ПЯТЬ
(21) Номер заявки: a 20070509
(22) 2007.05.04
(43) 2007.10.30
(71) Заявитель: Белорусский государственный университет (BY)
(72) Авторы: Супрун Валерий Павлович;
Городецкий Данила Андреевич (BY)
(73) Патентообладатель: Белорусский государственный университет (BY)
(56) BY 2991 C1, 1999.
BY a 20060783, 2007.
SU 1644131 A1, 1991.
BY 11172 C1 2008.10.30
(57)
Вычислительное устройство унитарных кодов по модулю пять, содержащее пять элементов И, пять элементов ИЛИ и десять элементов РАВНОЗНАЧНОСТЬ, выход i-го, где
i = 1, 2, элемента из которых соединен с i-м входом первого элемента И, выход (i + 2)-го
элемента РАВНОЗНАЧНОСТЬ соединен с i-м входом второго элемента И, выход (i + 4)-го
элемента РАВНОЗНАЧНОСТЬ соединен с i-м входом третьего элемента И, выход (i + 6)-го
элемента РАВНОЗНАЧНОСТЬ соединен с i-м входом четвертого элемента И, выход
(i + 8)-го элемента РАВНОЗНАЧНОСТЬ соединен с i-м входом пятого элемента И, i-й
вход первого элемента ИЛИ соединен со входом "равно нулю" i-го операнда, а его выход
BY 11172 C1 2008.10.30
соединен с первыми входами третьего, пятого, седьмого и девятого элементов РАВНОЗНАЧНОСТЬ, выход второго элемента ИЛИ соединен с первыми входами первого, восьмого и десятого элементов РАВНОЗНАЧНОСТЬ и со вторым входом третьего элемента
РАВНОЗНАЧНОСТЬ, выход третьего элемента ИЛИ соединен с первыми входами второго и четвертого элементов РАВНОЗНАЧНОСТЬ и со вторыми входами пятого и восьмого
элементов РАВНОЗНАЧНОСТЬ, выход четвертого элемента ИЛИ соединен с первым
входом шестого элемента РАВНОЗНАЧНОСТЬ и со вторыми входами второго, седьмого
и десятого элементов РАВНОЗНАЧНОСТЬ, выход пятого элемента ИЛИ соединен со вторыми входами первого, четвертого, шестого и девятого элементов РАВНОЗНАЧНОСТЬ, а
выход j-го, где j = 1, 2, 3, 4, 5, элемента И соединен с выходом "равно j-1" вычислительного устройства, отличающееся тем, что дополнительно содержит с шестого по двадцать
первый элементы И, выход (m + 5)-го, где m = 1, 2, 3, 4, элемента И соединен с m-м входом второго элемента ИЛИ, выход (m + 9)-го элемента И соединен с m-м входом третьего
элемента ИЛИ, выход (m + 13)-го элемента И соединен с m-м входом четвертого элемента
ИЛИ, выход (m + 17)-го элемента И соединен с m-м входом пятого элемента ИЛИ, вход
"равно единице" первого операнда соединен с первыми входами шестого, десятого, четырнадцатого и восемнадцатого элементов И, вход "равно единице" второго операнда соединен с первыми входами одиннадцатого, шестнадцатого и девятнадцатого элементов И
и со вторым входом шестого элемента И, вход "равно двум" первого операнда соединен с
первыми входами седьмого, пятнадцатого и двадцатого элементов И и со вторым входом
одиннадцатого элемента И, вход "равно двум" второго операнда соединен с первыми входами восьмого и семнадцатого элементов И и со вторыми входами десятого и двадцатого
элементов И, вход "равно трем" первого операнда соединен с первыми входами двенадцатого и двадцать первого элементов И и со вторыми входами восьмого и шестнадцатого
элементов И, вход "равно трем" второго операнда соединен с первым входом тринадцатого элемента И и со вторыми входами седьмого, четырнадцатого и двадцать первого элементов И, вход "равно четырем" первого операнда соединен с первым входом девятого
элемента И и со вторыми входами тринадцатого, семнадцатого и девятнадцатого элементов И, вход "равно четырем" второго операнда соединен со вторыми входами девятого,
двенадцатого, пятнадцатого и восемнадцатого элементов И, вход "равно нулю" третьего
операнда соединен с третьим входом первого элемента ИЛИ, а его вход "равно m" соединен с пятым входом (m + 1)-го элемента ИЛИ.
Изобретение относится к области вычислительной техники и микроэлектроники и
может быть использовано для построения средств аппаратурного контроля и цифровых
устройств, работающих в системе остаточных классов.
Известен сумматор унитарных кодов по модулю пять, который содержит десять элементов СЛОЖЕНИЕ ПО МОДУЛЮ ДВА и пять элементов И [1].
Недостатком сумматора являются низкие функциональные возможности.
Наиболее близким по конструкции и функциональным возможностям техническим
решением к предлагаемому является сумматор унитарных кодов по модулю пять, который содержит пять элементов ИЛИ, десять элементов РАВНОЗНАЧНОСТЬ и пять элементов И [2].
Недостатком известного сумматора являются низкие функциональные возможности,
так как он не выполняет операцию А * В + С = S (mod 5).
Изобретение направлено на решение технической задачи расширения функциональных возможностей сумматора унитарных кодов по модулю пять за счет реализации операции А * В + С = S (mod 5).
Вычислительное устройство унитарных кодов по модулю пять содержит пять элементов И, пять элементов ИЛИ и десять элементов РАВНОЗНАЧНОСТЬ. Выход i-го (i = 1, 2)
2
BY 11172 C1 2008.10.30
элемента РАВНОЗНАЧНОСТЬ соединен с i-м входом первого элемента И. Выход (i + 2)-го
элемента РАВНОЗНАЧНОСТЬ соединен с i-м входом второго элемента И. Выход (i + 4)го элемента РАВНОЗНАЧНОСТЬ соединен с i-м входом третьего элемента И. Выход
(i + 6)-го элемента РАВНОЗНАЧНОСТЬ соединен с i-м входом четвертого элемента И.
Выход (i + 8)-го элемента РАВНОЗНАЧНОСТЬ соединен с i-м входом пятого элемента И,
i-й вход первого элемента ИЛИ соединен со входом "равно нулю" i-го операнда, а его
выход соединен с первыми входами третьего, пятого, седьмого и девятого элементов
РАВНОЗНАЧНОСТЬ. Выход второго элемента ИЛИ соединен с первыми входами первого, восьмого и десятого элементов РАВНОЗНАЧНОСТЬ и со вторым входом третьего элемента РАВНОЗНАЧНОСТЬ. Выход третьего элемента ИЛИ соединен с первыми входами
второго и четвертого элементов РАВНОЗНАЧНОСТЬ и со вторыми входами пятого и
восьмого элементов РАВНОЗНАЧНОСТЬ. Выход четвертого элемента ИЛИ соединен с
первым входом шестого элемента РАВНОЗНАЧНОСТЬ и со вторыми входами второго,
седьмого и десятого элементов РАВНОЗНАЧНОСТЬ. Выход пятого элемента ИЛИ соединен
со вторыми входами первого, четвертого, шестого и девятого элементов РАВНОЗНАЧНОСТЬ. Выход j-го (j = 1, 2, 3, 4, 5) элемента И соединен с выходом "равно j - 1" вычислительного устройства. В отличие от прототипа устройство дополнительно содержит с
шестого по двадцать первый элементы И. Выход (m + 5)-го (m = 1, 2, 3, 4) элемента И
соединен с m-м входом второго элемента ИЛИ. Выход (m + 9)-го элемента И соединен с
m-м входом третьего элемента ИЛИ. Выход (m + 13)-го элемента И соединен с m-м входом четвертого элемента ИЛИ. Выход (m + 17)-го элемента И соединен с m-м входом пятого элемента ИЛИ. Вход "равно единице" первого операнда соединен с первыми входами
шестого, десятого, четырнадцатого и восемнадцатого элементов И. Вход "равно единице"
второго операнда соединен с первыми входами одиннадцатого, шестнадцатого и девятнадцатого элементов И и со вторым входом шестого элемента И. Вход "равно двум" первого
операнда соединен с первыми входами седьмого, пятнадцатого и двадцатого элементов И
и со вторым входом одиннадцатого элемента И. Вход "равно двум" второго операнда соединен с первыми входами восьмого и семнадцатого элементов И и со вторыми входами
десятого и двадцатого элементов И. Вход "равно трем" первого операнда соединен с первыми входами двенадцатого и двадцать первого элементов И и со вторыми входами восьмого и шестнадцатого элементов И. Вход "равно трем" второго операнда соединен с
первым входом тринадцатого элемента И и со вторыми входами седьмого, четырнадцатого
и двадцать первого элементов И. Вход "равно четырем" первого операнда соединен с первым входом девятого элемента И и со вторыми входами тринадцатого, семнадцатого и девятнадцатого элементов И. Вход "равно четырем" второго операнда соединен со вторыми
входами девятого, двенадцатого, пятнадцатого и восемнадцатого элементов И. Вход "равно нулю" третьего операнда соединен с третьим входом первого элемента ИЛИ, а его вход
"равно m" соединен с пятым входом (m + l)-го элемента ИЛИ.
Основной технический результат изобретения заключается в расширении функциональных возможностей сумматора унитарных кодов по модулю пять. Названный эффект
достигается путем введения в логическую схему сумматора дополнительных логических
элементов (элементов И).
На чертеже (фигура) представлена схема вычислительного устройства унитарных кодов по модулю пять, работа которого описывается таблицей истинности (таблица).
Вычислительное устройство унитарных кодов по модулю пять содержит двадцать один
элемент И 1…21, пять элементов ИЛИ 22…26, десять элементов РАВНОЗНАЧНОСТЬ 27…36,
пятнадцать входов 37…51 и пять выходов 52…56.
Вычислительное устройство унитарных кодов по модулю пять работает следующим
образом. На входы 37, 40, 43, 46 и 49 устройства поступает унитарный код первого операнда
А = (a0, …, a4) соответственно, на входы 38, 41, 44, 47 и 50 - унитарный код второго операнда
3
BY 11172 C1 2008.10.30
В = (b0, …, b4) соответственно, на входы 39, 42, 45, 48 и 51 - унитарный код третьего операнда С = (с0, …, с4) соответственно, где a0, a1, a2, a3, a4, b0, b1, b2, b3, b4, с0, с1, с2, с3, с4 ∈ {0, l}.
При этом аk = 1 (bk = 1, сk = l) тогда и только тогда, когда А = k (mod 5) (соответственно
В = k (mod 5) и С = k (mod 5)), где k = 0, 1, 2, 3, 4. На выходах 52, 53, 54, 55 и 56 устройства
формируется унитарный двоичный код результата выполнения операции A * B + C = S(mod 5),
где S = (s0, …, s4) и s0, s1, s2, s3, s4 ∈ {0, l}. При этом sk = 1 тогда и только тогда, когда А *
В + С = k (mod 5) и k = 0, 1, 2, 3, 4.
Логическая схема вычислительного устройства унитарных кодов по модулю пять (фигура) синтезирована по следующим аналитическим представлениям функций S0, S1, S2, S3 и S4:
S0 = (f 2 (a 1 , a 2 , a 3 , a 4 , b1 , b 2 , b 3 , b 4 , c1 ) ~ f 5 (a 1 , a 2 , a 3 , a 4 , b1 , b 2 , b 3 , b 4 , c 4 )) &
& (f 3 (a1 , a 2 , a 3 , a 4 , b1 , b 2 , b 3 , b 4 , c 2 ) ~ f 4 (a 1 , a 2 , a 3 , a 4 , b1 , b 2 , b 3 , b 4 , c 3 )),
S1 = (f1 (a 0 , b 0 , c 0 ) ~ f 2 (a1 , a 2 , a 3 , a 4 , b1 , b 2 , b 3 , b 4 , c1 )) &
& (f 3 (a1 , a 2 , a 3 , a 4 , b1 , b 2 , b 3 , b 4 , c 2 ) ~ f 5 (a 1 , a 2 , a 3 , a 4 , b1 , b 2 , b 3 , b 4 , c 4 )),
S 2 = (f1 (a 0 , b 0 , c 0 ) ~ f 3 (a 1 , a 2 , a 3 , a 4 , b1 , b 2 , b 3 , b 4 , c 2 )) &
& (f 4 (a 1 , a 2 , a 3 , a 4 , b1 , b 2 , b 3 , b 4 , c 3 ) ~ f 5 (a 1 , a 2 , a 3 , a 4 , b1 , b 2 , b 3 , b 4 , c 4 )),
S3 = (f1 (a 0 , b 0 , c 0 ) ~ f 4 (a 1 , a 2 , a 3 , a 4 , b1 , b 2 , b 3 , b 4 , c 3 )) &
& (f 2 (a 1 , a 2 , a 3 , a 4 , b1 , b 2 , b 3 , b 4 , c1 ) ~ f 3 (a1 , a 2 , a 3 , a 4 , b1 , b 2 , b 3 , b 4 , c 2 )),
S 4 = (f1 (a 0 , b 0 , c 0 ) ~ f 5 (a 1 , a 2 , a 3 , a 4 , b1 , b 2 , b 3 , b 4 , c 4 )) &
& (f 2 (a 1 , a 2 , a 3 , a 4 , b1 , b 2 , b 3 , b 4 , c1 ) ~ f 4 (a1 , a 2 , a 3 , a 4 , b1 , b 2 , b 3 , b 4 , c 3 )),
где f1 (a 0 , b 0 , c 0 ) = a 0 ∨ b 0 ∨ c 0 ,
f 2 (a1 , a 2 , a 3 , a 4 , b1 , b 2 , b 3 , b 4 , c1 ) = a1b1 ∨ a 2 b 3 ∨ a 3 b 2 ∨ a 4 b 4 ∨ c1 ,
f 3 (a1 , a 2 , a 3 , a 4 , b1 , b 2 , b 3 , b 4 , c 2 ) = a1b 2 ∨ a 2 b1 ∨ a 3b 4 ∨ a 4 b 3 ∨ c 2 ,
f 4 (a1 , a 2 , a 3 , a 4 , b1 , b 2 , b 3 , b 4 , c 3 ) = a1b 3 ∨ a 2 b 4 ∨ a 3 b1 ∨ a 4 b 2 ∨ c 3 ,
f 5 (a1 , a 2 , a 3 , a 4 , b1 , b 2 , b 3 , b 4 , c 4 ) = a1b 4 ∨ a 4 b1 ∨ a 2 b 2 ∨ a 3 b 3 ∨ c 4 .
Здесь символом "~" обозначена логическая операция "равнозначность" (или "эквивалентность").
Таблица представляет собой таблицу истинности логических функций S0, S1, S2, S3 и
S4, описывающих работу вычислительного устройства унитарных кодов по модулю пять.
Основным достоинствам вычислительного устройства унитарных кодов по модулю
пять являются широкие функциональные возможности, поскольку устройство реализует
операцию А * В + С = S (mod 5).
Отметим, что устройство-прототип реализует только операцию А + В = S (mod 5) в
унитарных кодах.
К дополнительным достоинствам необходимо отнести относительно небольшую конструктивную сложность устройства (по числу входов логических элементов равная 85) и
высокое быстродействие, определяемое глубиной схемы и равное 4τ, где τ - задержка на
логический элемент.
4
BY 11172 C1 2008.10.30
Таблица истинности логических функций S0, S1, S2, S3 и S4
Входы
Выходы
A = (a0, a1, a2, a3, a4) B = (b0, b1, b2, b3, b4) C = (c0, c1, c2, c3, c4)
S = (s0, s1, s2, s3, s4)
a0 a1 a2 a3 a4 b0 b1 b2 b3 b4 c0 c1 c2 c3 c4 s0 s1 s2 s3 s4
37 40 43 46 49 38 41 44 47 50 39 42 45 48 51 52 53 54 55 56
1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0
1 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 1 0 0 0
1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 1 0 0
1 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 1 0
1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 1
1 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 0 0 0 0
1 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0
1 0 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 1 0 0
1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 1 0
1 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 1
1 0 0 0 0 0 0 1 0 0 1 0 0 0 0 1 0 0 0 0
1 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 0 0 0
1 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0
1 0 0 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 1 0
1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 1
1 0 0 0 0 0 0 0 1 0 1 0 0 0 0 1 0 0 0 0
1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 1 0 0 0
1 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 0 0
1 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1 0
1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 1
1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0
1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 1 0 0 0
1 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 1 0 0
1 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 0
1 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
5
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
0
0
0
0
1
0
0
0
1
0
1
0
0
0
1
0
0
0
0
0
0
0
0
0
0
1
0
0
0
1
0
0
0
1
0
0
0
0
0
0
1
0
0
0
1
0
0
0
1
0
0
0
0
0
0
1
0
0
0
1
0
0
0
1
0
BY 11172 C1 2008.10.30
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
0
1
0
0
0
0
1
0
0
0
0
0
0
1
0
0
0
0
1
0
0
0
0
0
0
1
0
0
0
0
1
0
0
0
0
0
0
1
0
0
0
0
1
0
1
0
0
0
0
1
0
0
0
0
1
Продолжение табл.
0 1 0 0 0
0 0 0 1 0
0 0 0 0 1
1 0 0 0 0
0 1 0 0 0
0 0 1 0 0
0 0 0 0 1
1 0 0 0 0
0 1 0 0 0
0 0 1 0 0
0 0 0 1 0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
1
0
0
0
0
0
0
0
1
0
0
1
0
0
0
0
0
0
0
1
0
0
1
0
0
0
1
0
0
0
0
0
0
0
1
0
0
1
0
0
1
0
0
0
0
0
0
0
1
0
0
0
1
0
0
1
0
0
0
0
0
0
0
1
0
0
1
0
0
0
0
0
0
0
1
0
0
0
1
0
0
1
0
0
0
0
0
0
0
1
0
0
1
0
0
1
0
0
0
0
0
0
0
0
1
0
0
1
0
0
1
0
0
0
0
0
0
0
1
0
0
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
0
0
1
0
0
0
0
0
0
0
1
0
0
0
0
0
0
1
0
1
0
0
0
0
0
1
0
0
0
0
0
0
1
0
1
0
0
0
0
0
1
0
1
0
0
0
0
0
0
1
0
0
0
0
0
1
0
1
0
0
0
0
0
0
1
6
BY 11172 C1 2008.10.30
Продолжение табл.
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
0
1
0
0
0
0
1
0
0
0
0
0
0
1
0
0
0
0
1
0
0
0
0
0
0
1
0
0
0
0
1
0
0
0
0
0
0
1
0
0
0
0
1
0
1
0
0
0
0
1
0
0
0
0
1
1
0
1
0
0
0
0
0
0
1
0
0
0
0
1
0
0
0
0
0
0
1
0
0
0
0
1
0
1
0
0
0
0
0
0
0
0
0
1
0
1
0
0
0
0
1
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
1
0
0
0
0
0
1
0
0
0
0
0
1
0
0
0
0
0
1
0
0
0
0
0
1
0
1
0
0
0
0
0
1
0
0
0
0
0
1
0
0
0
0
0
1
1
0
0
0
0
0
0
1
0
0
0
0
0
1
0
0
0
0
0
1
1
0
0
0
0
0
1
0
0
0
0
0
0
1
0
0
0
0
0
1
1
0
0
0
0
0
1
0
0
0
0
0
1
0
0
0
0
0
0
1
1
0
0
0
0
0
1
0
0
0
0
0
1
0
0
0
0
0
1
0
Источники информации:
1. Патент РБ 7008, МПК G 06F 7/49, 2005.
2. Патент РБ 2991, МПК G 06F 7/49, 1999 (прототип).
Национальный центр интеллектуальной собственности.
220034, г. Минск, ул. Козлова, 20.
7
Документ
Категория
Без категории
Просмотров
0
Размер файла
194 Кб
Теги
by11172, патент
1/--страниц
Пожаловаться на содержимое документа