close

Вход

Забыли?

вход по аккаунту

?

Патент BY11462

код для вставкиСкачать
ОПИСАНИЕ
ИЗОБРЕТЕНИЯ
К ПАТЕНТУ
РЕСПУБЛИКА БЕЛАРУСЬ
(46) 2008.12.30
(12)
(51) МПК (2006)
НАЦИОНАЛЬНЫЙ ЦЕНТР
ИНТЕЛЛЕКТУАЛЬНОЙ
СОБСТВЕННОСТИ
(54)
BY (11) 11462
(13) C1
(19)
G 06F 7/38
ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО УНИТАРНЫХ КОДОВ
ПО МОДУЛЮ ТРИ
(21) Номер заявки: a 20070142
(22) 2007.02.09
(43) 2007.08.30
(71) Заявитель: Белорусский государственный университет (BY)
(72) Авторы: Супрун Валерий Павлович;
Городецкий Данила Андреевич (BY)
(73) Патентообладатель: Белорусский государственный университет (BY)
(56) BY 3270 C1, 2000.
BY 2472 C1, 1998.
BY 1264 C1, 1996.
SU 1751747 A1, 1992.
SU 1798777 A1, 1993.
SU 1654812 A1, 1991.
BY 11462 C1 2008.12.30
(57)
Вычислительное устройство унитарных кодов по модулю три, содержащее два элемента ИЛИ, i-й, где i = 1,2, вход первого из которых соединен с входом "равно нулю" i-го
операнда, вход "равно двум" которого соединен с i-м входом второго элемента ИЛИ, отличающееся тем, что содержит три элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА, два элемента ЗАПРЕТ и мажоритарный элемент с порогом два, i-й вход которого соединен с i-м
входом первого элемента ИЛИ, с первым входом запрета i-го элемента ЗАПРЕТ и с входом "равно нулю" i-го операнда, вход "равно двум" которого соединен с (2 + i)-м входом
мажоритарного элемента с порогом два, с i-м входом второго элемента ИЛИ и с вторым
входом запрета (3 - i)-го элемента ЗАПРЕТ, прямой вход которого соединен с управляющим входом устройства и с третьим входом i-го элемента ИЛИ, выход которого соединен
BY 11462 C1 2008.12.30
с первым входом i-го элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА и с i-м входом третьего
элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА с инверсным выходом, (2 + i)-й вход которого
соединен с выходом i-го элемента ЗАПРЕТ и с вторым входом i-го элемента СЛОЖЕНИЕ
ПО МОДУЛЮ ДВА, третий вход которого соединен с выходом мажоритарного элемента
с порогом два, а выход - с i-м выходом устройства, третий выход которого соединен с выходом третьего элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА с инверсным выходом.
Изобретение относится к области вычислительной техники и микроэлектроники и
может быть использовано для построения средств аппаратурного контроля и цифровых
устройств, работающих в системе остаточных классов.
Известен сумматор унитарных кодов по модулю три, который содержит шесть элементов РАВНОЗНАЧНОСТЬ, три элемента И, шесть входов и три выхода [1]. Сложность
сумматора (по числу входов логических элементов) равна 18, а быстродействие, определяемое глубиной схемы, составляет 2τ, где τ - задержка на логический элемент. Число
внешних выводов сумматора равно девяти.
Недостатком известного сумматора являются низкие функциональные возможности и
большое число внешних выводов.
Наиболее близким по функциональным возможностям и конструкции техническим
решением к предлагаемому является сумматор унитарных кодов по модулю три, который
содержит три элемента ИЛИ, три элемента РАВНОЗНАЧНОСТЬ, шесть входов и три выхода [2]. Сложность сумматора равна 12, а быстродействие - 2τ, где τ - задержка на логический элемент. Число внешних выводов равно девяти.
Недостатками известного сумматора являются низкие функциональные возможности,
поскольку сумматор не реализует операцию вычитания в унитарных кодах по модулю три,
а также большое число внешних выводов.
Изобретение направлено на решение следующих технических задач: 1) расширение
функциональных возможностей сумматора за счет реализации операции вычитания в унитарных кодах по модулю три; 2) уменьшение числа внешних выводов вычислительного
устройства унитарных кодов по модулю три.
Вычислительное устройство унитарных кодов по модулю три содержит два элемента
ИЛИ, i-й (i = 1, 2) вход первого из которых соединен с входом "равно нулю" i-го операнда,
вход "равно двум" которого соединен с i-м входом второго элемента ИЛИ.
В отличие от прототипа устройство дополнительно содержит три элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА, два элемента ЗАПРЕТ и мажоритарный элемент с порогом два,
i-й вход которого соединен с i-м входом первого элемента ИЛИ, с первым входом запрета
i-го элемента ЗАПРЕТ и с входом "равно нулю" i-го операнда. Вход "равно двум" i-го
операнда соединен с (2 + i)-м входом мажоритарного элемента с порогом два, с i-м входом
второго элемента ИЛИ и с вторым входом заперта (3-i)-го элемента ЗАПРЕТ. Прямой
вход (3-i)-го элемента ЗАПРЕТ соединен с управляющим входом устройства и с третьим
входом i-го элемента ИЛИ. Выход i-го элемента ИЛИ соединен с первым входом i-го элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА и с i-м входом третьего элемента СЛОЖЕНИЕ
ПО МОДУЛЮ ДВА с инверсным выходом, (2 + i)-й вход которого соединен с выходом
i-го элемента ЗАПРЕТ и с вторым входом i-го элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА.
Третий вход i-го элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА соединен с выходом мажоритарного элемента с порогом два, а выход - с i-м выходом устройства. Третий выход устройства соединен с выходом третьего элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА с
инверсным выходом.
Основные технические результаты изобретения заключаются в расширении функциональных возможностей устройства и в уменьшении числа внешних выводов. Названные
технические результаты достигаются путем введения в логическую схему новых логиче2
BY 11462 C1 2008.12.30
ских элементов (элементов ЗАПРЕТ, элементов СЛОЖЕНИЕ ПО МОДУЛЮ ДВА и мажоритарного элемента с порогом два).
На чертеже представлена логическая схема вычислительного устройства унитарных
кодов по модулю три. Вычислительное устройство содержит два элемента ИЛИ 1 и 2, два
элемента ЗАПРЕТ 3 и 4, мажоритарный элемент с порогом два 5, три элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА 6, 7 и 8, четыре информационных входа 9,…12, управляющий
вход 13 и три выхода 14, 15 и 16. Причем элемент СЛОЖЕНИЕ ПО МОДУЛЮ ДВА 7
имеет инверсный выход 15.
Вычислительное устройство унитарных кодов по модулю три работает следующим
образом. На входы 9 и 11 сумматора поступают значения а0 и а2 унитарного двоичного
кода первого операнда A = (a0, a1, а2), соответственно, на входы 10 и 12 поступают значения b0 и b2 унитарного двоичного кода второго операнда B = (b0, b1, b2), соответственно,
где a0, a1, a2, b0, b1, b2 ∈ {0, 1}. При этом ak = 1 (bk = l) тогда и только тогда, когда A = k
(mod 3) (B = k (mod 3)), где k = 0, 1, 2. На управляющий вход 13 подается управляющий
сигнал u, принимающий значения из множества {0, l}.
Если u = 0, то на выходах вычислительного устройства 16, 14 и 15 формируется унитарный двоичный код S = (s0, s1, s2) результата выполнения операции А + В = S (mod 3).
Если u = 1, то на выходах вычислительного устройства 15, 16 и 14 формируется унитарный двоичный код R = (r0, r1, r2) результата выполнения операции А − В = R (mod 3).
Здесь s0, r0, s1, r1, s2, r2 ∈ {0, 1} и sk = 1 (rk = 1) тогда и только тогда, когда A + В = k
(mod 3) (соответственно, A − B = k (mod 3)), где k = 0, 1, 2.
Логическая схема (фигура) заявляемого вычислительного устройства унитарных кодов
по модулю три синтезирована на основе применения следующих аналитических представлений логических функций F1(u), F2(u) и F3(u):
(
)
F1 (u ) = (u ∨ a 0 ∨ b 0 ) ⊕ u & a 0 & b 2 ⊕ M(a 0 , b 0 , a 2 , b 2 ),
(
)
(
)
F2 (u ) = (u ∨ a 0 ∨ b 0 ) ⊕ u & a 0 & b 2 ⊕ (u ∨ a 2 ∨ b 2 ) ⊕ u & a 2 & b 0 ,
(
)
F3 (u ) = (u ∨ a 2 ∨ b 2 ) ⊕ u & a 2 & b 0 ⊕ M(a 0 , b 0 , a 2 , b 2 ),
где М(a0, b0, a2, b2) - функция, реализуемая на выходе мажоритарного элемента с порогом
1, если a 0 + b 0 + a 2 + b 2 ≥ 2;
два, т.е. M (a 0 , b 0 , a 2 , b 2 ) = 
0 − в противном случае.
Отметим, что на выходах предлагаемого вычислительного устройства реализуются
логические функции:
s1 , если u = 0;
s 2 , если u = 0;
s 0 , если u = 0;
F1 (u ) = 
F2 (u ) = 
F3 (u ) = 
r2 , если u = 1,
r0 , если u = 1,
r1 , если u = 1.
Работа вычислительного устройства унитарных кодов по модулю три описывается
таблицей истинности логических функций s0, s1, s2, r0, r1, r2.
К основным достоинствам вычислительного устройства унитарных кодов по модулю
три можно отнести следующее:
1) широкие функциональные возможности, поскольку устройство реализует операции
сложения и вычитания унитарных кодов по модулю три;
2) небольшое число внешних выводов, равное 8.
Отметим, что устройство-прототип реализует только операцию сложения унитарных
кодов по модулю три, а число его внешних выводов равно 9.
Дополнительным достоинством вычислительного устройства является высокое быстродействие, определяемое глубиной схемы и равное 2τ, где τ - задержка на логический
элемент.
3
BY 11462 C1 2008.12.30
Вычислительное устройство унитарных кодов по модулю три
Управляющий
двоичный код
U
u
13
0
0
0
0
0
0
0
0
0
Управляющий
двоичный код
U
u
13
1
1
1
1
1
1
1
1
1
Входы
Унитарный двоичный
код первого операнда
A = (a0, a1, a2)
а0
a1
а2
9
11
1
0
0
1
0
0
1
0
0
0
1
0
0
1
0
0
1
0
0
0
1
0
0
1
0
0
1
Унитарный двоичный
код первого операнда
A = (a0, a1, a2)
a0
a1
a2
9
11
1
0
0
1
0
0
1
0
0
0
1
0
0
1
0
0
1
0
0
0
1
0
0
1
0
0
1
Унитарный двоичный
код второго операнда
B = (b0, b1, b2)
b0
b1
b2
10
12
1
0
0
0
1
0
0
0
1
1
0
0
0
1
0
0
0
1
1
0
0
0
1
0
0
0
1
Унитарный двоичный
код второго операнда
B = (b0, b1, b2)
b0
b1
b2
10
12
1
0
0
0
1
0
0
0
1
1
0
0
0
1
0
0
0
1
1
0
0
0
1
0
0
0
1
Источники информации:
1. Патент BY 2314, МПК G 06F 7/49, 1998.
2. Патент BY 3270, МПК G 06F 7/49, 2000 (прототип).
Национальный центр интеллектуальной собственности.
220034, г. Минск, ул. Козлова, 20.
4
Выходы
Унитарный двоичный
код результата суммы
S = (s0, s1, s2)
s0
s1
s2
16
14
15
1
0
0
0
1
0
0
0
1
0
1
0
0
0
1
1
0
0
0
0
1
1
0
0
0
1
0
Унитарный двоичный
код результата разности
R = (r0, r1, r2)
r0
r1
r2
15
16
14
1
0
0
0
0
1
0
1
0
0
1
0
1
0
0
0
0
1
0
0
1
0
1
0
1
0
0
Документ
Категория
Без категории
Просмотров
0
Размер файла
153 Кб
Теги
by11462, патент
1/--страниц
Пожаловаться на содержимое документа