close

Вход

Забыли?

вход по аккаунту

?

Патент BY12202

код для вставкиСкачать
ОПИСАНИЕ
ИЗОБРЕТЕНИЯ
К ПАТЕНТУ
РЕСПУБЛИКА БЕЛАРУСЬ
(46) 2009.08.30
(12)
(51) МПК (2006)
НАЦИОНАЛЬНЫЙ ЦЕНТР
ИНТЕЛЛЕКТУАЛЬНОЙ
СОБСТВЕННОСТИ
(54)
BY (11) 12202
(13) C1
(19)
G 06F 7/38
ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО УНИТАРНЫХ КОДОВ ПО
МОДУЛЮ ПЯТЬ
(21) Номер заявки: a 20071633
(22) 2007.12.28
(43) 2008.08.30
(71) Заявитель: Белорусский государственный университет (BY)
(72) Автор: Городецкий Данила Андреевич (BY)
(73) Патентообладатель: Белорусский государственный университет (BY)
(56) BY 2991 C1, 1999.
BY a 20060658, 2006.
BY 9341 C1, 2007.
RU 2012038 C1, 1994.
SU 1658142 A1, 1991.
BY 12202 C1 2009.08.30
(57)
Вычислительное устройство унитарных кодов по модулю пять, характеризующееся
тем, что содержит четыре мажоритарных элемента с порогом два, четыре элемента ЗАПРЕТ, пять элементов ИЛИ, четырнадцать элементов РАВНОЗНАЧНОСТЬ и семь элементов И, выход i-го, где i = 1,…, 5, из которых соединен с выходом устройства "равно i1", а первый и второй входы - с выходами (2i-1)-го и 2i-го элементов РАВНОЗНАЧНОСТЬ
соответственно, первый и второй входы первого элемента ИЛИ соединены с входами устройства "равно нулю" первого и второго оснований степеней соответственно, а выход - с
первыми входами третьего, пятого, восьмого и десятого элементов РАВНОЗНАЧНОСТЬ,
первый и второй входы второго элемента ИЛИ соединены с входами устройства "равно
единице" первого и второго оснований степеней соответственно, а выход - с первыми
входами первого, седьмого, девятого и со вторым входом третьего элемента
BY 12202 C1 2009.08.30
РАВНОЗНАЧНОСТЬ, выход третьего элемента ИЛИ соединен с первыми входами второго,
четвертого и со вторыми входами пятого и седьмого элементов РАВНОЗНАЧНОСТЬ, выход
четвертого элемента ИЛИ соединен с первым входом шестого и со вторыми входами второго,
восьмого и девятого элементов РАВНОЗНАЧНОСТЬ, выход пятого элемента ИЛИ соединен
со вторыми входами первого, четвертого, шестого и десятого элементов РАВНОЗНАЧНОСТЬ, входы запрета первого и второго элементов ЗАПРЕТ соединены с входами устройства "равно нулю" первого основания степени, а прямые входы - с входами устройства
соответственно "равно нулю" и "равно четырем" первого показателя степени, входы устройства "равно нулю" и "равно четырем" второго показателя степени соединены с прямыми входами соответственно третьего и четвертого элементов ЗАПРЕТ, входы запрета которых
соединены с входом устройства "равно нулю" второго основания степени, выходы элементов
ЗАПРЕТ с первого по четвертый соединены соответственно с третьим, четвертым, пятым и
шестым входами второго элемента ИЛИ, седьмой и восьмой входы которого соединены соответственно с выходами шестого и седьмого элементов И, вход устройства "равно двум" первого основания степени соединен с первым инверсным входом одиннадцатого элемента
РАВНОЗНАЧНОСТЬ, с первым прямым входом тринадцатого элемента РАВНОЗНАЧНОСТЬ и с первым входом первого мажоритарного элемента с порогом два, вход устройства
"равно двум" второго основания степени соединен с первым инверсным входом двенадцатого
элемента РАВНОЗНАЧНОСТЬ, с первым прямым входом четырнадцатого элемента РАВНОЗНАЧНОСТЬ и с первым входом третьего мажоритарного элемента с порогом два, вход устройства "равно единице" первого показателя степени соединен со вторыми инверсными
входами одиннадцатого и тринадцатого элементов РАВНОЗНАЧНОСТЬ и с первым входом
второго мажоритарного элемента с порогом два, вход устройства "равно двум" второго показателя степени соединен со вторым инверсным входом двенадцатого элемента РАВНОЗНАЧНОСТЬ, с первым инверсным входом четырнадцатого элемента РАВНОЗНАЧНОСТЬ
и с первым входом четвертого мажоритарного элемента с порогом два, вход устройства "равно трем" первого основания степени соединен с первым прямым входом одиннадцатого элемента РАВНОЗНАЧНОСТЬ, со вторым инверсным входом тринадцатого элемента
РАВНОЗНАЧНОСТЬ и со вторым входом первого мажоритарного элемента с порогом два,
вход устройства "равно трем" второго основания степени соединен с первым входом двенадцатого элемента РАВНОЗНАЧНОСТЬ, со вторым инверсным входом четырнадцатого элемента РАВНОЗНАЧНОСТЬ и со вторым входом третьего мажоритарного элемента с порогом
два, вход устройства "равно двум" первого показателя степени соединен с первым входом
шестого элемента И и с третьим входом первого мажоритарного элемента с порогом два, вход
устройства "равно двум" второго показателя степени соединен с первым входом седьмого
элемента И и с третьим входом третьего мажоритарного элемента с порогом два, вход устройства "равно четырем" первого основания степени соединен со вторым входом шестого
элемента И и со вторым входом второго мажоритарного элемента с порогом два, вход устройства "равно четырем" второго основания степени соединен со вторым входом седьмого
элемента И и со вторым входом четвертого мажоритарного элемента с порогом два, вход устройства "равно трем" первого показателя степени соединен со вторыми прямыми входами
одиннадцатого и тринадцатого элементов РАВНОЗНАЧНОСТЬ и с третьим входом второго
мажоритарного элемента с порогом два, вход устройства "равно трем" второго показателя
степени соединен со вторыми прямыми входами двенадцатого и четырнадцатого элементов
РАВНОЗНАЧНОСТЬ и с третьим входом четвертого мажоритарного элемента с порогом два,
первый и второй входы третьего элемента ИЛИ соединены соответственно с выходами одиннадцатого и двенадцатого элементов РАВНОЗНАЧНОСТЬ, первый и второй входы четвертого элемента ИЛИ соединены соответственно с выходами тринадцатого и четырнадцатого
элементов РАВНОЗНАЧНОСТЬ, j-й, где j = 1, 2, 3, 4, вход пятого элемента ИЛИ соединен с
выходом j-го мажоритарного элемента с порогом два.
2
BY 12202 C1 2009.08.30
Изобретение относится к области вычислительной техники и микроэлектроники и
может быть использовано для построения средств аппаратурного контроля и цифровых
устройств, работающих в системе остаточных классов.
Известен m-операндный сумматор унитарных кодов по модулю k, который при m = 2
и k = 5 содержит двадцать пять элементов И и пять элементов ИЛИ [1].
Недостатком сумматора являются низкие функциональные возможности.
Наиболее близким по конструкции и функциональным возможностям техническим
решением к предлагаемому является сумматор унитарных кодов по модулю пять, который
содержит пять элементов ИЛИ, десять элементов РАВНОЗНАЧНОСТЬ и пять элементов
И [2]. Число внешних выводов равно 15.
Недостатком известного сумматора являются низкие функциональные возможности,
так как он не выполняет операцию АB + CD = S(mod 5).
Изобретение направлено на решение технической задачи расширения функциональных возможностей сумматора унитарных кодов по модулю пять за счет реализации операции АB + CD = S(mod 5).
Вычислительное устройство унитарных кодов по модулю пять характеризуется тем,
что содержит четыре мажоритарных элемента с порогом два, четыре элемента ЗАПРЕТ,
пять элементов ИЛИ, четырнадцать элементов РАВНОЗНАЧНОСТЬ и семь элементов И.
Выход i-го, где i = 1,…,5, из которых соединен с выходом устройства "равно i-1", а первый
и второй входы - с выходами (2i-1)-го и 2i-го элемента РАВНОЗНАЧНОСТЬ соответственно. Первый и второй входы первого элемента ИЛИ соединены с входами "равно нулю"
первого и второго основания степеней соответственно, а выход - с первыми входами
третьего, пятого, восьмого и десятого элементов РАВНОЗНАЧНОСТЬ. Первый и второй
входы второго элемента ИЛИ соединены с входами устройства "равно единице" первого и
второго основания степеней соответственно, а выход - с первыми входами первого, седьмого, девятого и со вторым входом третьего элемента РАВНОЗНАЧНОСТЬ. Выход
третьего элемента ИЛИ соединен с первыми входами второго, четвертого и со вторыми
входами пятого и седьмого элементов РАВНОЗНАЧНОСТЬ. Выход четвертого элемента
ИЛИ соединен с первым входом шестого и со вторыми входами второго, восьмого и девятого элементов РАВНОЗНАЧНОСТЬ. Выход пятого элемента ИЛИ соединен со вторыми
входами первого, четвертого, шестого и десятого элементов РАВНОЗНАЧНОСТЬ.
Входы запрета первого и второго элементов ЗАПРЕТ соединены с входами устройства
"равно нулю" первого основания степени, а прямые входы - с входами устройства "равно
нулю" и "равно четырем" первого показателя степени соответственно. Входы "равно нулю" и "равно четырем" второго показателя степени соединены с прямыми входами соответственно третьего и четвертого элементов ЗАПРЕТ, входы запрета которых соединены с
входом "равно нулю" второго основания степени.
Выходы элемента ЗАПРЕТ с первого по четвертый соединены соответственно с третьим,
четвертым, пятым и шестым входами второго элемента ИЛИ, соответственно седьмой и восьмой входы которого соединены с выходами седьмого и восьмого элементов И соответственно.
Вход "равно двум" первого основания степени соединен с первым инверсным входом
одиннадцатого элемента РАВНОЗНАЧНОСТЬ, с первым прямым входом тринадцатого
элемента РАВНОЗНАЧНОСТЬ и с первым входом первого мажоритарного элемента с порогом два.
Вход "равно двум" второго основания степени соединен с первым инверсным входом
двенадцатого элемента РАВНОЗНАЧНОСТЬ, с первым прямым входом четырнадцатого
элемента РАВНОЗНАЧНОСТЬ и с первым входом третьего мажоритарного элемента с
порогом два.
Вход "равно единице" первого показателя степени соединен со вторыми инверсными
входами одиннадцатого и тринадцатого элементов РАВНОЗНАЧНОСТЬ и с первым входом мажоритарного элемента с порогом два.
3
BY 12202 C1 2009.08.30
Вход "равно двум" второго показателя степени соединен со вторым инверсным входом двенадцатого элемента РАВНОЗНАЧНОСТЬ, с первым инверсным входом четырнадцатого элемента РАВНОЗНАЧНОСТЬ и с первым входом четвертого мажоритарного
элемента с порогом два.
Вход "равно трем" первого основания степени соединен с первым прямым входом
одиннадцатого элемента РАВНОЗНАЧНОСТЬ, со вторым инверсным входом тринадцатого элемента РАВНОЗНАЧНОСТЬ и со вторым входом первого мажоритарного элемента с
порогом два.
Вход "равно трем" второго основания степени соединен с первым входом двенадцатого
элемента РАВНОЗНАЧНОСТЬ, со вторым инверсным входом четырнадцатого элемента
РАВНОЗНАЧНОСТЬ и со вторым входом третьего мажоритарного элемента с порогом два.
Вход "равно двум" первого показателя степени соединен с первым входом шестого
элемента И и с третьим входом первого мажоритарного элемента с порогом два.
Вход "равно двум" второго показателя степени соединен с первым входом седьмого
элемента И и с третьим входом третьего мажоритарного элемента с порогом два.
Вход "равно четырем" первого основания степени соединен со вторым входом шестого элемента И и со вторым входом второго мажоритарного элемента с порогом два.
Вход "равно четырем" второго основания степени соединен со вторым входом седьмого элемента И и со вторым входом четвертого мажоритарного элемента с порогом два.
Вход "равно трем" первого показателя степени соединен со вторыми прямыми входами одиннадцатого и тринадцатого элементов РАВНОЗНАЧНОСТЬ и с третьим входом
второго мажоритарного элемента с порогом два.
Вход "равно трем" второго показателя степени соединен со вторыми прямыми входами двенадцатого и четырнадцатого элементов РАВНОЗНАЧНОСТЬ и с третьим входом
четвертого мажоритарно элемента с порогом два.
Первый и второй входы второго элемента ИЛИ соединены соответственно с выходами
одиннадцатого и двенадцатого элементов РАВНОЗНАЧНОСТЬ, первый и второй входы
четвертого элемента ИЛИ соединены соответственно с выходами тринадцатого и четырнадцатого элементов РАВНОЗНАЧНОСТЬ, j-й (j = 1, 2, 3, 4) вход пятого элемента ИЛИ
соединен с выходом j-го мажоритарного элемента с порогом два.
Основной технический результат изобретения заключается в расширении функциональных возможностей сумматора унитарных кодов по модулю пять. Названный эффект
достигается путем введения в логическую схему сумматора новых логических элементов
(четырех элементов ЗАПРЕТ, двух элементов И, четырех элементов РАВНОЗНАЧНОСТЬ
и четырех мажоритарных элементов с порогом два) и изменения соединений между элементами логической схемы.
На чертеже (фигура) представлена схема вычислительного устройства унитарных кодов по модулю пять.
Вычислительное устройство унитарных кодов по модулю пять содержит четыре элемента ЗАПРЕТ 1, 2, 3 и 4, семь элементов И 5,…,11, четырнадцать элементов РАВНОЗНАЧНОСТЬ 12,…, 25, четыре мажоритарных элемента с порогом два 26, 27, 28 и 29,
пять элементов ИЛИ 30, 31, 32, 33 и 34, двадцать входов 35,…,54 и пять выходов 55,…,59.
Вычислительное устройство унитарных кодов по модулю пять работает следующим
образом. На входы 35,…,39 устройства поступают разряды "равно нулю", "равно единице", "равно двум", "равно трем" и "равно четырем" унитарного кода основания степени
А = (а0,…,a4), соответственно, на входы 40,…,44 - разряды "равно нулю", "равно единице",
"равно двум", "равно трем" и "равно четырем" унитарного кода показателя степени
B = (b0,…,b4), соответственно, на входы 45,…,49 - разряды "равно нулю", "равно единице",
"равно двум", "равно трем" и "равно четырем" унитарного кода основания степени
С = (с0,…,с4) соответственно, на входы 50,…,54 - разряды "равно нулю", "равно единице",
"равно двум", "равно трем" и "равно четырем" унитарного кода показателя степени
4
BY 12202 C1 2009.08.30
D = (d0,…,d4), соответственно, где а0,…,а4,b0,…,b4,c0,…,c4,d0,…,d4 ∈ {0,1}. При этом ak = 1,
bk = 1, ck = 1 и dk = 1 тогда и только тогда, когда А = k(mod5), В = k(mod5), C = k(mod5),
D = k(mod5), где k = 0,1,…,4. На выходах устройства формируется унитарный двоичный
код результата выполнения операции АB + CD = S(mod5), где S = (s0,...,s4) и s0,...,s4 ∈ {0,1}.
При этом sk = 1 тогда и только тогда, когда Ав + СD = k(mod 5) и k = 0,1,…,4.
Логическая схема вычислительного устройства унитарных кодов по модулю пять синтезирована по следующим аналитическим представлениям функций S0, S1, S2, S3 и S4:
S0 = (f2~f5) & (f3~f4),
S1 = (f1~f2) & (f3~f5),
S2 = (f1~f3) & (f4~f5),
S3 = (f2~f3) & (f1~f4),
S4 = (f2~f4) & (f1~f5),
где
f1=a0 ∨ c0 ,
f 2 = a1 ∨ c1 ∨ a 0 b 0 ∨ a 0 b 4 ∨ c0 d 0 ∨ c0 d 4 ∨ a 2 b 4 ∨ c 2 d 4 ,
f3=h1 ∨ h2,
f4=h3 ∨ h4,
f5=g1 ∨ g2∨g3 ∨ g4,
1, если a 2 = a 3 = b1 = b 3 ;
h1 = 
0 − в противном случае,
1, если c2 = c 3 = d1 = d 3 ;
h2 = 
0 − в противном случае,
1, если a 2 = a 3 = b1 = b 3 ;
h3 = 
0 − в противном случае,
1, если c 2 = c3 = d1 = d 3 ;
h4 = 
0 − в противном случае,
1, если a 2 + a 3 + b 2 ≥ 2;
g1 = 
0 − в противном случае,
1, если a 4 + b1 + b 3 ≥ 2;
g2 = 
0 − в противном случае,
1, если c 2 + c 3 + d 2 ≥ 2;
g3 = 
0 − в противном случае,
1, если c 4 + d1 + d 3 ≥ 2;
g4 = 
0 − в противном случае,
и символом "∼" обозначена логическая операция "равнозначность" (или "эквивалентность").
Отметим, что при реализации операции возведения в степень возникает неопределенность вида 00. Так как в модулярной арифметике 0 = р(mod p), то 00 = рр = 0(mod р). Следовательно, здесь 00 = 0(mod 5).
Основным достоинством вычислительного устройства является возможность выполнения в унитарных кодах по модулю пять операции AB + CD = S.
К дополнительным достоинствам необходимо отнести относительно невысокую конструктивную сложность устройства (по числу входов логических элементов), равную 88, и
5
BY 12202 C1 2009.08.30
высокое быстродействие (определяемое глубиной схемы), которое составляет 4τ, где τ задержка на логический элемент.
Источники информации:
1. А.с. СССР 1403060, МПК G 06F 7/49, 1988.
2. Патент РБ 2991, МПК G 06 F 7/49, 1999 (прототип).
Национальный центр интеллектуальной собственности.
220034, г. Минск, ул. Козлова, 20.
6
Документ
Категория
Без категории
Просмотров
0
Размер файла
578 Кб
Теги
by12202, патент
1/--страниц
Пожаловаться на содержимое документа