close

Вход

Забыли?

вход по аккаунту

?

Патент BY12901

код для вставкиСкачать
ОПИСАНИЕ
ИЗОБРЕТЕНИЯ
К ПАТЕНТУ
РЕСПУБЛИКА БЕЛАРУСЬ
(46) 2010.02.28
(12)
(51) МПК (2009)
НАЦИОНАЛЬНЫЙ ЦЕНТР
ИНТЕЛЛЕКТУАЛЬНОЙ
СОБСТВЕННОСТИ
(54)
BY (11) 12901
(13) C1
(19)
G 06F 7/38
ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО
УНИТАРНЫХ КОДОВ ПО МОДУЛЮ ТРИ
(21) Номер заявки: a 20080458
(22) 2008.04.10
(43) 2008.10.30
(71) Заявитель: Белорусский государственный университет (BY)
(72) Авторы: Супрун Валерий Павлович;
Городецкий Данила Андреевич (BY)
(73) Патентообладатель: Белорусский государственный университет (BY)
(56) BY 10218 C1, 2008.
BY 3703 C1, 2000.
SU 1683014, A1, 1991.
SU 1797116 A1, 1993.
BY 12901 C1 2010.02.28
(57)
Вычислительное устройство унитарных кодов по модулю три, содержащее два элемента ИЛИ-НЕ, мажоритарный элемент с порогом два, два элемента ЗАПРЕТ и три элемента РАВНОЗНАЧНОСТЬ, выход i-го, где i = 1, 2, 3, из которых соединен с выходом
устройства "равно i - 1" результата суммы операндов, первый вход первого элемента РАВНОЗНАЧНОСТЬ соединен с выходом первого элемента ИЛИ-НЕ и с первым входом
третьего элемента РАВНОЗНАЧНОСТЬ, второй вход которого соединен с выходом второго элемента ИЛИ-НЕ и с первым входом второго элемента РАВНОЗНАЧНОСТЬ, второй вход которого соединен со вторым входом первого элемента РАВНОЗНАЧНОСТЬ и с
выходом мажоритарного элемента с порогом два, j-й, где j = 1, 2, вход которого соединен
с j-м входом первого элемента ИЛИ-НЕ и с выходом j-го элемента ЗАПРЕТ, вход запрета
Фиг. 1
BY 12901 C1 2010.02.28
которого соединен с (j + 2)-м входом мажоритарного элемента с порогом два, с j-м входом
второго элемента ИЛИ-НЕ и со входом устройства "равно нулю" j-го операнда, вход устройства "равно двум" соединен с первым прямым входом j-го элемента ЗАПРЕТ, второй
прямой вход которого соединен с j-м управляющим входом устройства, отличающееся
тем, что содержит третий и четвертый элементы ИЛИ-НЕ, четвертый, пятый и шестой
элементы РАВНОЗНАЧНОСТЬ, выход (i + 3)-го из которых соединен с выходом устройства "равно i - 1" результата разности операндов, первый вход четвертого элемента РАВНОЗНАЧНОСТЬ соединен с выходом третьего элемента ИЛИ-НЕ и с первым входом
шестого элемента РАВНОЗНАЧНОСТЬ, второй вход которого соединен с выходом мажоритарного элемента с порогом два и с первым входом пятого элемента РАВНОЗНАЧНОСТЬ, второй вход которого соединен со вторым входом четвертого элемента
РАВНОЗНАЧНОСТЬ и с выходом четвертого элемента ИЛИ-НЕ, первый вход которого
соединен с выходом второго элемента ЗАПРЕТ, а второй вход - со входом устройства
"равно нулю" второго операнда, вход устройства "равно нулю" первого операнда соединен с первым входом третьего элемента ИЛИ-НЕ, второй вход которого соединен с выходом первого элемента ЗАПРЕТ.
Изобретение относится к области вычислительной техники и микроэлектроники и
может быть использовано для построения средств аппаратурного контроля и цифровых
устройств, работающих в системе остаточных классов.
Известно вычислительное устройство, которое содержит четыре элемента ИЛИ, мажоритарный элемент с порогом два, два элемента РАВНОЗНАЧНОСТЬ, четыре элемента
СЛОЖЕНИЕ ПО МОДУЛЮ ДВА, четыре входа и шесть выходов [1]. Сложность устройства по числу входов логических элементов равна 24, а быстродействие, определяемое
глубиной схемы, равно 2τ, где τ - усредненная задержка на один логический элемент.
Недостатком известного вычислительного устройства являются низкие функциональные возможности. Вычислительное устройство, как и предлагаемое изобретение, выполняет операции сложения и вычитания, а также содержит два элемента РАВНОЗНАЧНОСТЬ и мажоритарный элемент с порогом два.
Наиболее близким по функциональным возможностям и конструкции техническим
решением к предлагаемому является вычислительное устройство унитарных кодов по модулю три, которое содержит два элемента ЗАПРЕТ, два элемента ИЛИ-НЕ, мажоритарный
элемент с порогом два, три элемента РАВНОЗНАЧНОСТЬ, шесть входов и три выхода
[2]. Сложность вычислительного устройства равна 20, а быстродействие - 3τ, где τ - задержка на логический элемент.
Недостатком вычислительного устройства являются низкие функциональные возможности. Как и предлагаемое изобретение, вычислительное устройство содержит два элемента ЗАПРЕТ, три элемента РАВНОЗНАЧНОСТЬ, два элемента ИЛИ-НЕ и
мажоритарный элемент с порогом два.
Изобретение направлено на решение технической задачи - расширение функциональных возможностей вычислительного устройства унитарных кодов по модулю три.
Вычислительное устройство унитарных кодов по модулю три содержит два элемента
ИЛИ-НЕ, мажоритарный элемент с порогом два, два элемента ЗАПРЕТ и три элемента
РАВНОЗНАЧНОСТЬ, выход i-го, где i = 1, 2, 3, из которых соединен с выходом устройства "равно i - 1" результата суммы операндов.
Первый вход первого элемента РАВНОЗНАЧНОСТЬ соединен с выходом первого
элемента ИЛИ-НЕ и с первым входом третьего элемента РАВНОЗНАЧНОСТЬ, второй
вход которого соединен с выходом второго элемента ИЛИ-НЕ и с первым входом второго
элемента РАВНОЗНАЧНОСТЬ.
2
BY 12901 C1 2010.02.28
Второй вход второго элемента РАВНОЗНАЧНОСТЬ соединен со вторым входом первого элемента РАВНОЗНАЧНОСТЬ и с выходом мажоритарного элемента с порогом два,
j-й, где j = 1, 2, вход которого соединен с j-м входом первого элемента ИЛИ-НЕ и с выходом j-го элемента ЗАПРЕТ.
Вход запрета j-го элемента ЗАПРЕТ соединен с (j + 2)-м входом мажоритарного элемента с порогом два, с j-м входом второго элемента ИЛИ-НЕ и с входом устройства "равно нулю" j-го операнда, вход устройства "равно двум" соединен с первым прямым входом
j-го элемента ЗАПРЕТ, второй прямой вход которого соединен с j-м управляющим входом
устройства.
В отличие от прототипа устройство содержит третий и четвертый элементы ИЛИ-НЕ,
четвертый, пятый и шестой элементы РАВНОЗНАЧНОСТЬ, выход (i + 3)-го из которых
соединен с выходом устройства "равно i - 1" результата разности операндов, первый вход
четвертого элемента РАВНОЗНАЧНОСТЬ соединен с выходом третьего элемента ИЛИНЕ и с первым входом шестого элемента РАВНОЗНАЧНОСТЬ.
Второй вход шестого элемента РАВНОЗНАЧНОСТЬ соединен с выходом мажоритарного элемента с порогом два и с первым входом пятого элемента РАВНОЗНАЧНОСТЬ,
второй вход которого соединен со вторым входом четвертого элемента РАВНОЗНАЧНОСТЬ и с выходом четвертого элемента ИЛИ-НЕ.
Первый вход четвертого элемента ИЛИ-НЕ соединен с выходом второго элемента
ЗАПРЕТ, а второй вход - с входом устройства "равно нулю" второго операнда, вход устройства "равно нулю" первого операнда соединен с первым входом третьего элемента
ИЛИ-НЕ, второй вход которого соединен с выходом первого элемента ЗАПРЕТ.
На фиг. 1 представлена схема вычислительного устройства унитарных кодов по модулю три. Вычислительное устройство содержит два элемента ЗАПРЕТ 1 и 2, четыре элемента ИЛИ-НЕ 3...6, мажоритарный элемент с порогом два 7, шесть элементов
РАВНОЗНАЧНОСТЬ 8...13, два управляющих входа 14 и 15, четыре информационных
входа 16...19 и шесть выходов 20...25.
Вычислительное устройство унитарных кодов по модулю три работает следующим
образом. На информационные входы 16 и 17 устройства поступают разряды "равно нулю"
и "равно двум" первого операнда A = (a0, a1, a2), на входы 18 и 19 - разряды "равно нулю"
и "равно двум" второго операнда В = (b0, b1, b2), где а0, а1, а2, b0, b1, b2 ∈ {0,1}. При этом
ak = 1 (bk = 1) тогда и только тогда, когда A = k (mod 3) (В = k (mod 3)), где k = 0, 1, 2. На
управляющие входы 14 и 15 подаются значения логических переменных u1 и u2, где
0, если m - четное;
0, если n - четное;
u1 = 
и u2 = 
1 - в противном случае.
1 - в противном случае
На выходах 20, 21 и 22 устройства формируется унитарный двоичный код результата выполнения операции An - Bm = R (mod 3), на выходах 23, 24 и 25 - унитарный
двоичный код результата выполнения операции An + Bm = S (mod 3), где R = (r0, r1, r2),
S = (s0, s1, s2) и r0, r1, r2, s0, s1, s2 ∈ {0,1}. Причем rk = 1 и sk = 1 тогда и только тогда, когда An - Bm = k (mod 3) и An + Bm = k (mod 3) соответственно, где k = 0, 1,2.
Первообразная функция вычислительного устройства унитарных кодов по модулю три
имеет вид:
3
BY 12901 C1 2010.02.28
r0 (u1 , u 2 ) = a 0 ∨ u1 a 0a 2 ~ b 0 ∨ u 2 b 0 b 2 ,
r1 (u1 , u 2 ) = b 0 ∨ u 2 b 0 b 2 ~ M (a 0 , b 0 , u1 a 0a 2 , u 2 b 0 b 2 ),
r2 (u1 , u 2 ) = a 0 ∨ u1 a 0a 2 ~ M (a 0 , b 0 , u1 a 0a 2 , u 2 b 0 b 2 ),
s 0 (u1 , u 2 ) = u1 a 0a 2 ∨ u 2 b 0 b 2 ~ M (a 0 , b 0 , u1 a 0a 2 , u 2 b 0 b 2 ),
s1 (u1 , u 2 ) = a 0 ∨ b 0 ~ M (a 0 , b 0 , u1 a 0a 2 , u 2 b 0 b 2 ),
s 2 ( u1 , u 2 ) = a 0 ∨ b 0 ~ u1 a 0 a 2 ∨ u 2 b 0 b 2 ,
где "~"- логическая операция "равнозначность", а М(х1, х2, х3, х4) - логическая функция,
реализуемая на выходе 4-входового мажоритарного элемента с порогом два, на входы которого подаются значения переменных x1, x2, x3, x4, т.е.
1, если x 1 + x 2 + x 3 + x 4 ≥ 2;
M( x 1 , x 2 , x 3 , x 4 ) = 
0 - в противном случае.
Работа вычислительного устройства унитарных кодов по модулю три описывается
таблицей истинности логических функций r0, r1, r2, s0, s1 и s2 (таблица, фиг. 2).
Основным достоинством вычислительного устройства унитарных кодов по модулю
три являются широкие функциональные возможности, поскольку устройство реализует
операции An - Bm = R (mod 3) и An + Bm = S (mod 3), где n, m - натуральные числа.
Кроме того, устройство имеет относительно небольшую конструктивную сложность
(по числу входов логических элементов), равную 30, а его быстродействие, определяемое
глубиной схемы, составляет 3τ, где τ - задержка на логический элемент. При этом число
внешних выводов устройства равно двенадцати.
Источники информации:
1. Патент РБ 10659, МПК G 06F 7/38, 7/00, 2008.
2. Патент РБ 10218, МПК G 06F 7/38, 2008 (прототип).
4
BY 12901 C1 2010.02.28
Фиг. 2
Национальный центр интеллектуальной собственности.
220034, г. Минск, ул. Козлова, 20.
5
Документ
Категория
Без категории
Просмотров
0
Размер файла
1 173 Кб
Теги
патент, by12901
1/--страниц
Пожаловаться на содержимое документа