close

Вход

Забыли?

вход по аккаунту

?

Патент BY13301

код для вставкиСкачать
ОПИСАНИЕ
ИЗОБРЕТЕНИЯ
К ПАТЕНТУ
РЕСПУБЛИКА БЕЛАРУСЬ
(46) 2010.06.30
(12)
(51) МПК (2009)
НАЦИОНАЛЬНЫЙ ЦЕНТР
ИНТЕЛЛЕКТУАЛЬНОЙ
СОБСТВЕННОСТИ
(54)
BY (11) 13301
(13) C1
(19)
B 61L 1/00
B 61L 3/00
УСТРОЙСТВО ДЛЯ ПЕРЕДАЧИ ДАННЫХ
НА ЖЕЛЕЗНОДОРОЖНЫЕ МАЯКИ
(21) Номер заявки: a 20061265
(22) 2005.05.13
(31) TO2004A000325 (32) 2004.05.14 (33) IT
(85) 2006.12.14
(86) PCT/EP2005/052206, 2005.05.13
(87) WO 2005/113314, 2005.12.01
(43) 2007.08.30
(71) Заявитель: АНСАЛЬДО СТС С.П.А.
(IT)
(72) Авторы: ФИЦ, Маурицио; КУРОТТО,
Мауро (IT)
(73) Патентообладатель: АНСАЛЬДО СТС
С.П.А. (IT)
(56) EP 0719689 A2, 1996.
BY 5037 C1, 2003.
SU 1413018 A1, 1988.
SU 1586946 A1, 1990.
BY 13301 C1 2010.06.30
(57)
1. Устройство (1) для передачи данных на железнодорожные маяки, содержащее независимые и гальванически изолированные друг от друга первый и второй тракты (1a, 1b),
каждый из которых содержит:
каскад (2a, 2b) выбора сигнала, содержащий микропроцессор (6a, 6b) и выполненный с
возможностью как приема информационных сигналов относительно состояния участка
железнодорожного пути, так и формирования по меньшей мере одного блока данных для
передачи на соответствующий маяк;
Фиг. 1
BY 13301 C1 2010.06.30
каскад (3a, 3b) управления, выполненный с возможностью сравнения блоков данных,
формируемых первым и вторым трактами (1a, 1b), для включения или отключения указанной передачи данных, а также передающий каскад,
при этом первый тракт (1a) содержит каскад (4, 5, 17) разрешения передачи, выполненный с возможностью разрешения передающему каскаду передачи на маяк блока данных,
сформированного первым трактом (1а), только в случае идентичности блоков данных,
сформированных первым и вторым трактами, установленной в результате сравнения,
осуществленного каскадом (3a, 3b) управления.
2. Устройство по п. 1, отличающееся тем, что каскад (4, 5, 17) разрешения передачи
содержит схему (4) быстрого прерывания, включенную между выходом микропроцессора
(6a) и каскадом (3a) управления указанного первого тракта (1a), препятствующую прохождению через нее указанного блока данных в случае неидентичности блоков данных,
сформированных первым и вторым трактами, установленной в результате сравнения,
осуществленного каскадом (3a, 3b) управления.
3. Устройство по п. 2, отличающееся тем, что схема (4) быстрого прерывания содержит первую и вторую логические схемы (30, 31) И, первый вход (10a) каждой из которых
предназначен для приема блока данных, а второй вход - для приема разрешающего сигнала (EN1, EN2) с микропроцессора (6b) второго тракта (1b), и логическую схему (32) ИЛИ
для приема выходных сигналов указанных логических схем (30, 31) И, при этом микропроцессор (6b) выполнен с возможностью подачи сигналов, блокирующих логические
схемы (30, 31) И, в случае неидентичности блоков данных, сформированных первым и
вторым трактами, установленной в результате сравнения, осуществленного каскадом (3a,
3b) управления.
4. Устройство по п. 3, отличающееся тем, что схема быстрого прерывания (4) содержит первый и второй пороговые компараторы (33, 34) для подачи на них выходных сигналов соответственно первой и второй логических схем (30, 31) И, а также порогового
напряжения (Vth, -Vth), изменяющегося в соответствии с управляющим сигналом (TSOG),
сформированным микропроцессором (6b) второго тракта (1b), выполненные с возможностью формирования соответствующих сигналов сравнения (C1, C2) и подачи их на микропроцессор (6a) первого тракта (1а) для проверки правильности функционирования схемы
быстрого прерывания (4).
5. Устройство по любому из пп. 1-4, отличающееся тем, что каскад (4, 5, 17) разрешения передачи содержит оптрон (17), включенный между каскадом (3a) управления указанного первого тракта (1a) и соответствующим маяком, для взаимодействия со схемой
обеспечения безопасности (18), выполненной с возможностью приема сигналов микропроцессоров (6a, 6b) первого и второго трактов (1a, 1b) для блокировки указанного оптрона (17) в случае неидентичности блоков данных, сформированных первым и вторым
трактами, установленной в результате сравнения, осуществленного каскадом (3a, 3b)
управления.
6. Устройство по любому из пп. 1-4, отличающееся тем, что микропроцессор (6а)
первого тракта (1а) выполнен с возможностью прерывания формирования блоков данных
в случае неидентичности блоков данных, сформированных ранее первым и вторым трактами,
установленной в результате сравнения, осуществленного каскадом (3a, 3b) управления.
7. Устройство по любому из пп. 1-4, отличающееся тем, что каскад (3a, 3b) управления содержит:
по меньшей мере одну логическую схему (20a-20d) ИСКЛЮЧАЮЩЕЕ ИЛИ для приема блоков данных, сформированных соответственно микропроцессорами (6a, 6b) первого
и второго трактов (1a, 1b);
счетчик (21a-21d) ошибок с входом, соединенным с выходом указанной логической
схемы ИСКЛЮЧАЮЩЕЕ ИЛИ (20a-20d);
2
BY 13301 C1 2010.06.30
определитель (22a-22d) локализации ошибок со входом, соединенным с выходом указанного счетчика (21a-21d) ошибок для формирования сигнала управления и подачи его на
соответствующий микропроцессор (6a, 6b).
8. Устройство по п. 7, отличающееся тем, что указанные счетчик (21a-21d) ошибок и
определитель (22a-22d) локализации ошибок выполнены с возможностью приема сформированной соответствующим микропроцессором тестовой последовательности ошибок для
проверки правильности функционирования каскада (3a, 3b) управления.
9. Устройство по п. 8, отличающееся тем, что микропроцессор (6b) второго тракта
(1b) выполнен с возможностью введения указанной тестовой последовательности ошибок
в сформированный им блок данных.
10. Устройство по любому из пп. 1-4, 8, 9, отличающееся тем, что каскад (2a, 2b) выбора сигнала выполнен с возможностью формирования нескольких блоков данных для передачи на соответствующие маяки и суммарного блока данных, содержащего несколько
групп последовательных битов, каждая из которых включает биты, расположенные соответствующим образом в различных блоках данных, а каскад (3a, 3b) содержит демультиплексор (12a, 12b) для получения указанного суммарного блока данных и передачи
указанных различных битов каждой группы на соответствующие выходы (OUT 1a/b, OUT
2a/b, OUT 3a/b, OUT 4a/b) демультиплексора таким образом, чтобы на каждом выходе
(OUT 1a/b, OUT 2a/b, OUT 3a/b, OUT 4a/b) был восстановлен соответствующий своему
маяку блок данных.
11. Устройство по п. 10, отличающееся тем, что схема (4) быстрого прерывания
включена между выходом микропроцессора (6a) и демультиплексором (12а) первого тракта (1a) для препятствия прохождению через нее указанного блока данных в случае неидентичности блоков данных, сформированных первым и вторым трактами, установленной в
результате сравнения, осуществленного каскадом (3a, 3b) управления.
Данное изобретение относится к устройству для надежной передачи данных, в частности надежной передачи блока данных на железнодорожные маяки.
Как известно, железнодорожные маяки (также известные под французским термином
"balise") устанавливаются вдоль железнодорожных путей, принимают электромагнитный
разрешающий сигнал с транспортного средства, движущегося по железнодорожному пути,
и в ответ вырабатывают кодированный ответный сигнал (блок данных), передающийся на
транспортное средство и содержащий информацию, относящуюся к местонахождению и
перемещению транспортного средства.
К примеру, данная информация может указывать на наличие препятствия на участке
железнодорожного пути по направлению движения от места расположения маяка.
Маяки включают в себя приемную антенну и передающую антенну и обычно укладываются между железнодорожными рельсами и надежно прикрепляются к шпалам.
Устройства кодирования и передачи данных (известные как "кодеры") также устанавливаются вдоль железнодорожных путей для получения диагностической информации относительно состояния железнодорожного пути, а также для передачи на маяки соответствующего блока данных, выбираемого на основании входного сигнала.
Входные сигналы кодера обычно поступают с контактов реле, расположенных вдоль
железнодорожного пути, которые включаются при заранее установленных событиях, таких как переключение сигнала светофора с красного на зеленый, перевод стрелки и т.д.
Иными словами, данные маяки просто предназначены для трансляции транспортным
средствам, движущимся по железнодорожным путям, блоков данных, отобранных и передаваемых кодерами.
Поэтому очень важным является абсолютная достоверность блоков данных, передаваемых транспортным средствам, движущимся по определенному участку железнодорожного пути, от которой также зависит безопасность данных транспортных средств.
3
BY 13301 C1 2010.06.30
Таким образом, кодер должен гарантировать практически нулевую вероятность ошибки как при выборе блока данных на основании состояния железнодорожного пути, так и
при передаче выбранных блоков данных для быстрой передачи на маяки.
Целью настоящего изобретения является обеспечение усовершенствованного, более
безопасного и более достоверного выбора и передачи на маяки блока данных.
В соответствии с настоящим изобретением предложено устройство для достоверной
передачи данных на железнодорожные маяки, характеризующееся наличием в схеме независимых гальванически разделенных первого и второго трактов, каждый из которых включает в
себя каскад выбора сигнала, содержащий микропроцессор для приема информационных
сигналов, относящихся к состоянию участка железнодорожного пути, а также для формирования по меньшей мере одного блока данных для передачи на маяк, а также каскад
управления для сравнения блоков данных, создаваемых первым и вторым трактами, а
также для разрешения/запрещения передачи данных на маяки, при этом упомянутый первый тракт также включает в себя каскад разрешения передачи, позволяющий осуществлять передачу блока данных, созданного вышеупомянутым первым трактом в случае, если
результат сравнения, выполненного каскадом управления, оказался положительным (т.е.
показал идентичность блоков данных, сформированных первым и вторым трактами).
Предпочтительная форма реализации данного изобретения, не ограничивающая его
объем, будет описана в виде примера со ссылкой на чертежи, где
на фиг. 1 показана блок-схема устройства для передачи данных в соответствии с данным изобретением;
на фиг. 2 и 3 показаны детализированные блок-схемы частей устройства, показанного
на фиг. 1.
Как показано на фиг. 1, устройство 1 передачи данных в соответствии с настоящим
изобретением включает в себя гальванически изолированные друг от друга первый и второй тракты 1a и 1b, работающие параллельно и независимо друг от друга.
Первый тракт 1a передает блоки данных на маяки, в то время как второй тракт 1b контролирует правильность работы устройства 1 передачи данных. В приведенном примере
устройство 1 передачи данных управляет четырьмя маяками (BCN1, BCN2, BCN3, BCN4),
хотя количество управляемых маяков, очевидно, может быть иным.
Первый тракт 1a и второй тракт 1b также включают в себя каскады 2a, 2b выбора сигнала для приема входных сигналов (INPUTS), генерируемых известным способом и касающихся состояния участка железнодорожного пути (например, сортировочной станции,
на чертежах не показана), и для формирования в соответствии с ними надлежащего сигнала для передачи на каждый маяк.
Первый тракт 1a и второй тракт 1b включают в себя каскады 3a и 3b управления для
постоянного определения правильности работы устройства 1 передачи данных одновременно с передачей данных на маяки.
Первый тракт 1a также содержит схему 4 быстрого прерывания, включенную между
каскадом 2а выбора сигнала и каскадом 3a управления, для прерывания передачи данных
на маяки в случае неисправности, а также передающий каскад 5 для передачи на маяки
подтвержденных блоков данных.
Каждый каскад 2a и 2b выбора сигнала включает в себя микропроцессор 6a, 6b; блок
7a, 7b приема сигналов, указывающих на состояние железнодорожного пути; блок 8а, 8b
памяти для записи блоков данных, содержащий несколько ранее сформированных блоков
данных (определяемых последовательностью битов), а также оперативное запоминающее
устройство (ОЗУ) 9а, 9b.
Блоки 7а, 7b совершенно независимо друг от друга принимают параллельные входные
сигналы тока напряжения.
Каждый микропроцессор 6а, 6b, принимающий сигналы с соответствующего блока 7а,
7b приема сигналов, соединен с соответствующим блоком 8а, 8b памяти и с соответствующим ОЗУ 9а, 9b.
4
BY 13301 C1 2010.06.30
ОЗУ 9а, 9b разделено на 2 банка памяти - рабочую память и тестируемую память, физически отделенных друг от друга.
Выход каждого микропроцессора 6а, 6b соединен с соответствующим каскадом 3a, 3b
управления через последовательный канал 10а, 10b передачи.
Каскад 3a, 3b управления включает в себя демультиплексор 12а, 12b с одним входом и
четырьмя выходами, который принимает сигнал, формируемый соответствующим микропроцессором 6а, 6b, и, в свою очередь, формирует четыре выходных сигнала OUT 1a/b,
OUT 2a/b, OUT 3а/b, OUT 4a/b, каждый из которых управляет соответствующим маяком, а
также схему 14а, 14b сравнения для побитового приема и сравнения соответствующих
сигналов, формируемых первым и вторым трактами 1а, 1b.
Схема 14а, 14b сравнения осуществляет побитовое сравнение следующих последовательностей сигналов: OUT 1а и OUT 1b; OUT 2a и OUT 2b; OUT 3а и OUT 3b; OUT 4a и
OUT 4b.
Результат побитового сравнения передается схемой 14а, 14b сравнения соответствующему микропроцессору 6а, 6b.
Первый оптрон 16 включен между выходами демультиплексора 12а и входами схемы
14b сравнения, а также между выходами демультиплексора 12b и входами схемы 14а
сравнения, что исключает прямое прохождение электрических сигналов с первого тракта
1а на второй тракт 1b, обеспечивая таким образом их гальваническую изоляцию.
На фиг. 2 показана структура схем 14а, 14b сравнения.
Схема 14а, 14b сравнения включает в себя четыре логические схемы 20а-20d ИСКЛЮЧАЮЩЕЕ ИЛИ, получающие соответственно сигналы OUT 1a и OUT 1b; OUT 2а и
OUT 2b; OUT 3а и OUT 3b; OUT 4a и OUT 4b.
Схема 14a, 14b сравнения также включает в себя четыре счетчика 21a-21d ошибок и
четыре определителя 22a-22d локализации ошибок. Каждый счетчик 21a-21d ошибок соединен с входом соответствующего определителя 22a-22d локализации ошибок, который
формирует сигнал управления, передаваемый на соответствующий микропроцессор 6а, 6b.
На фиг. 3 показана структура схемы 4 быстрого прерывания, включенной между выходом микропроцессора 6а и демультиплексором 12а первого тракта 1а.
Схема 4 быстрого прерывания включает в себя первую и вторую логические схемы 30,
31 И, логическую схему 32 ИЛИ, а также первый и второй пороговые компараторы 33, 34.
Первая логическая схема 30 И принимает по последовательному каналу 10а передачи
выходной сигнал микропроцессора 6а и первый разрешающий сигнал EN1, формируемый
микропроцессором 6B; вторая логическая схема И 31 принимает выходной сигнал микропроцессора 6а и второй разрешающий сигнал EN2, также формируемый микропроцессором 6b. Логическая схема 32 ИЛИ принимает выходные сигналы первой и второй
логических схем 30, 31 И соответственно и формирует первый и второй сигналы C1, C2
сравнения, которые считываются микропроцессором 6b. Более конкретно, первый и второй сигналы С1, С2 сравнения соответственно являются результатом сравнения выходных
сигналов первой и второй логических схем 30, 31 И с изменяющимся пороговым напряжением.
В зависимости от положения ключа 35, управляемого сигналом управления TSOG,
подаваемым от микропроцессора 6b, пороговое напряжение может принимать первое (положительное) значение (Vth), либо второе (отрицательное) значение (-Vth), противоположное первому значению.
Передающий каскад 5 на выходе первого тракта 1а принимает выходные сигналы
OUT1a, OUT2a, OUT3a, OUT4a демультиплексора 12а через промежуточный второй оптрон 17 и управляет четырьмя соответствующими маяками.
Устройство 1 передачи данных также включает в себя схему 18 обеспечения безопасности, которая получает разрешающий сигнал от каждого микропроцессора 6а, 6b через
промежуточный третий оптрон 19, чтобы микропроцессоры 6а, 6b оставались гальванически изолированными.
5
BY 13301 C1 2010.06.30
Схема обеспечения безопасности 18 подает напряжение питания Vdc на второй оптрон 17.
Устройство 1 для передачи данных работает следующим образом.
Первый и второй тракты 1а и 1b (фиг. 1) принимают входные сигналы, относящиеся к
состоянию железнодорожного пути, независимо друг от друга.
Блоки 7а, 7b приема сигналов получают и передают значения напряжения и тока входных сигналов на соответствующие микропроцессоры 6а, 6b, на эти блоки также может
быть подан эталонный сигнал для тестирования правильности функционирования каналов
сбора данных.
Каждый микропроцессор 6а, 6b имеет доступ к двум физически разделенным (рабочему и тестируемому) банкам данных в ОЗУ 9а, 9b. Более конкретно, первоначально работает
первый (рабочий) банк данных ОЗУ. Одновременно второй (тестируемый) банк подвергается тестированию. Как только тестирование завершено, зона рабочей памяти копируется
во второй, протестированный, банк; затем работать начинает второй банк, а первый подвергается тестированию. Иными словами, в процессе работы два указанных банка данных
переключаются и функционируют/тестируются постоянно, без перерывов.
На основе данных, полученных с соответствующих блоков 7а, 7b приема сигналов, каждый микропроцессор 6а, 6b независимо выбирает подходящий блок данных из блока 8а, 8b
памяти по заранее определенным (известным) внутренним правилам.
На основе входных данных известным способом формируют для каждого маяка соответствующий блок данных TG1, TG2, TG3, TG4, причем из этих четырех блоков данных
TG1, TG2, TG3, TG4 формируют суммарный блок данных, включающий в себя несколько
групп последовательных битов, причем каждая группа включает в себя биты одинаковой
локализации в разных исходных блоках данных. Так, первая группа битов содержит первые биты из блоков данных TG1, TG2, TG3, TG4, вторая группа битов содержит вторые
биты из блоков данных TG1, TG2, TG3, TG4 и так далее до самого конца блоков данных.
Сформированный таким образом суммарный блок данных передают через последовательный канал 10а, 10b передачи со скоростью, в четыре раза превышающей частоту, использующуюся для передачи данных на маяки.
С помощью одного последовательного канала передачи с временным мультиплексированием (уплотнением) можно управлять несколькими маяками (в приведенном примере четырьмя) для непрерывной передачи данных на маяки.
Логическая схема синхронизации первого и второго микропроцессоров 6а, 6b синхронизирует передачу блоков данных по последовательным каналам передачи 10а, 10b при
помощи обычного тактового сигнала.
Суммарный блок данных, формируемый микропроцессорами 6а, 6b, принимается соответствующими демультиплексорами 12а, 12b, которые распределяют биты каждой
группы на соответствующие выходы OUT 1a/b, OUT 2a/b, OUT 3а/b, OUT 4a/b таким образом, чтобы соответствующие блоки данных TG1, TG2, TG3, TG4, передаваемые на соответствующие маяки, были восстановлены на каждом выходе OUT 1a/b, OUT 2a/b, OUT
3а/b, OUT 4a/b.
Демультиплексор 12a, 12b осуществляет данную операцию посредством последовательной логической синхронизации с тактовым сигналом, с которым данные передаются
по последовательным каналам 10а, 10b передачи.
Четыре восстановленных блока данных на выходах OUT 1a/b, OUT 2a/b, OUT 3а/b,
OUT4a/b затем поступают на схемы 14а, 14b сравнения.
Схемы 14а, 14b сравнения осуществляют побитовое сравнение блоков данных TG1,
TG2, TG3, TG4, передаваемых первым трактом 1а, а также блоков данных TG1, TG2, TG3,
TG4, передаваемых вторым трактом 1b, с целью определения соответствия друг другу передаваемых данных.
При отсутствии дефектов в устройстве 1 передачи данных блоки данных, формируемые независимо друг от друга на основании одних и тех же входных сигналов микропроцессорами 6а, 6b, должны быть идентичными.
6
BY 13301 C1 2010.06.30
Как показано на фиг. 2, биты, локализованные идентично в каждом из блоков данных
TG1, TG2, TG3, TG4, формируемых двумя трактами 1а и 1b, сравниваются логическими
схемами 20a-20d ИСКЛЮЧАЮЩЕЕ ИЛИ, которые, в случае равенства сравниваемых битов, формируют логический сигнал низкого уровня.
Выходной сигнал логических схем 20a-20d ИСКЛЮЧАЮЩЕЕ ИЛИ поступает на
счетчики 21a-21d ошибок и определители 22a-22d локализации ошибок, которые запоминают соответственно количество обнаруженных ошибок и их локализацию в рамках передаваемого блока данных. Более конкретно, счетчики 21а, 21d ошибок увеличивают
количество обнаруженных ошибок при каждом получении логического сигнала высокого
уровня с выхода соответствующей логической схемы 20a-20d ИСКЛЮЧАЮЩЕЕ ИЛИ.
Данные, запоминаемые счетчиками 21a-21d ошибок и определителями 22а-22d локализации ошибок, затем подают на соответствующий микропроцессор 6а, 6b в виде сигналов управления с целью индикации, если они есть, ошибок передачи данных.
Каждый микропроцессор 6а, 6b получает сигналы управления, независимо сформированные соответствующими схемами сравнения 14а, 14b.
В случае если ошибок не обнаружено, блоки данных TG1, TG2, TG3, TG4 на четырех
выходах OUT 1a, OUT 2a, OUT 3а, OUT 4a демультиплексора 12а через оптрон 17 поступают на передающий каскад 5 для управления соответствующими маяками.
На оптрон 17, разрешающий прохождение выходных данных, подается напряжение
Vdc от схемы 18 обеспечения безопасности, которая приводится в действие сигналами разрешения, поступающими с микропроцессоров 6а, 6b.
И наоборот, в случае обнаружения каких-либо ошибок передачи данных, для предотвращения передачи на маяки ошибочных блоков данных, а также в целях предотвращения
получения движущимися транспортными средствами кодированных потенциально опасных сообщений, предпринимаются следующие действия:
первый микропроцессор 6а прерывает передачу данных по каналу 10а передачи;
оба микропроцессора 6а, 6b прерывают передачу разрешающих сигналов на схему 18
обеспечения безопасности, прерывая таким образом подачу напряжения Vdc на оптрон 17
и делая невозможным прохождение блоков данных на передающий каскад 5;
второй микропроцессор 6b активирует схему 4 быстрого прерывания, которая прерывает передачу данных с выхода микропроцессора 6а на вход демультиплексора 12а.
Схема быстрого прерывания 4 (фиг. 3) функционирует следующим образом.
Второй микропроцессор 6b непрерывно подает на схему 4 быстрого прерывания разрешающие сигналы EN1 и EN2, которые, при безошибочной работе устройства 1 передачи
данных, разрешают передачу данных через логическую схему 30 И (высокий логический
уровень разрешающего сигнала EN1 и низкий логический уровень разрешающего сигнала
EN2) или через логическую схему 31 И (высокий логический уровень разрешающего сигнала EN2 и низкий логический уровень разрешающего сигнала EN1). Выходы логических
схем 30, 31 И соединены со входами логической схемы 32 ИЛИ, обеспечивая таким образом непрерывное прохождение данных на выход схемы быстрого прерывания.
При обнаружении ошибок, требующих прекращения передачи данных, второй микропроцессор 6b блокирует обе логические схемы 30, 31 И, придавая обоим разрешающим
сигналам EN1 и EN2 низкий логический уровень.
Наличие двухвходовых логических схем 30, 31 И позволяет тестировать работу схемы 4
быстрого прерывания одновременно с передачей данных.
То есть второй микропроцессор 6b попеременно разрешает передачу через логическую схему 30 И и отключает логическую схему 31 И, а затем разрешает передачу через
логическую схему 31 И и отключает логическую схему 30 И.
Указанные проверки осуществляются вторым микропроцессором 6b путем запрашивания первого и второго сигналов C1, С2 сравнения с компараторов 33, 34.
7
BY 13301 C1 2010.06.30
Для этого микропроцессор 6b выполнен с возможностью размыкания ключа 35 (посредством управляющего сигнала TSOG) и изменения тем самым порога компараторов 33,
34, а также с возможностью проверки отключения выходов логических схем 30, 31 И.
При отключенной логической схеме 30 И проверка осуществляется путем считывания
выходного сигнала C1 соответствующего компаратора 33 наряду с изменением значения
его входного порогового напряжения. На выходе логической схемы И 30 (отключенной)
появляется, таким образом, опорное значение (например, нулевое), которое поступает на
вход компаратора 33, на второй вход которого поступает положительное либо отрицательное
пороговое напряжение (Vth, - Vth) так, что фактическое отключение логической схемы 30 И
может определяться просто определением переключения выхода компаратора 33, а также
изменением порогового напряжения.
То же применимо к определению фактического отключения логической схемы 31 И.
Устройство 1 передачи данных также предусматривает тестирование работы схем 14а,
14b сравнения, в частности выявление ошибок детекторов и запоминающих ячеек, одновременно с передачей блоков данных на маяки.
Микропроцессор 6b вводит в блок данных, передаваемый по последовательному каналу 10b передачи, последовательность ошибок в известном количестве и с заранее заданной локализацией в блоке данных.
Это возможно, если на маяки передают блоки данных, сформированные микропроцессором 6а, передаваемые по последовательному каналу 10а передачи и не содержащие
ошибок.
Как только заданное число битов блока данных передано, каждый микропроцессор 6а,
6b независимо друг от друга проверяет, соответствует ли число и локализация запрограммированных ошибок (в рамках тестовой последовательности ошибок) числу и локализации обнаруженных ошибок.
Таким образом можно осуществлять тестирование правильности работы схем 14а, 14b
сравнения, а в случае несоответствия обнаруженных ошибок прерывать передачу блоков
данных.
Преимущества данного изобретения указаны ниже.
В частности, при использовании двух независимых друг от друга, гальванически изолированных трактов для независимого приема входных сигналов и формирования соответствующих блоков данных, а также двух независимых схем сравнения для сравнения и
подтверждения соответствия двух блоков данных значительно повышается степень достоверности передачи данных на маяки.
Устройство передачи данных согласно настоящему изобретению предусматривает три
взаимодействующих способа скорейшего прерывания передачи данных при обнаружении
каких-либо ошибок:
прерывание передачи данных по выходному последовательному каналу;
включение схемы быстрого прерывания;
отключение схемы обеспечения безопасности для прекращения подачи напряжения
питания на выходной оптрон, а следовательно, и передачи данных на маяки.
Более того, благодаря соответствующему построению схемы, устройство передачи
данных осуществляет непрерывное тестирование своего функционирования, не прерывая
при этом передачу данных на маяки.
Таким образом, тестируется функционирование блоков приема входных сигналов, рабочей памяти ОЗУ микропроцессора, схем сравнения и определения ошибок передачи, а
также схемы быстрого прерывания.
В описанное выше изобретение могут вноситься изменения, не выходящие за пределы
настоящего изобретения, определенного в прилагаемой формуле изобретения.
В частности, для отбора передаваемых блоков данных, основанных на состоянии железнодорожного пути, может быть использовано иное устройство.
8
BY 13301 C1 2010.06.30
В этом случае на устройство передачи данных может непосредственно подаваться
маркер, показывающий поле в соответствующем блоке памяти, содержащее блок данных,
предназначенный для передачи.
Несмотря на то что описанный пример относится к устройствам передачи, управляющим четырьмя маяками, при использовании различных электронных устройств (например,
демультиплексора с большим числом выходов) можно управлять большим числом маяков.
Фиг. 2
Фиг. 3
Национальный центр интеллектуальной собственности.
220034, г. Минск, ул. Козлова, 20.
9
Документ
Категория
Без категории
Просмотров
0
Размер файла
639 Кб
Теги
патент, by13301
1/--страниц
Пожаловаться на содержимое документа