close

Вход

Забыли?

вход по аккаунту

?

Патент BY13307

код для вставкиСкачать
ОПИСАНИЕ
ИЗОБРЕТЕНИЯ
К ПАТЕНТУ
РЕСПУБЛИКА БЕЛАРУСЬ
(46) 2010.06.30
(12)
(51) МПК (2009)
НАЦИОНАЛЬНЫЙ ЦЕНТР
ИНТЕЛЛЕКТУАЛЬНОЙ
СОБСТВЕННОСТИ
(54)
G 06F 7/38
ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО
УНИТАРНЫХ КОДОВ ПО МОДУЛЮ ТРИ
(21) Номер заявки: a 20081608
(22) 2008.12.15
(43) 2009.06.30
(71) Заявитель: Белорусский государственный университет (BY)
(72) Авторы: Супрун Валерий Павлович;
Городецкий Данила Андреевич
(BY)
BY 13307 C1 2010.06.30
BY (11) 13307
(13) C1
(19)
(73) Патентообладатель: Белорусский государственный университет (BY)
(56) BY 11171 C1, 2008.
BY 9189 C1, 2007.
BY 9477 C1, 2007.
BY 10659 C1, 2008.
SU 1795452 A1, 1993.
SU 1800453 A1, 1993.
(57)
Вычислительное устройство унитарных кодов по модулю три, содержащее первый
элемент И, первый мажоритарный элемент с порогом два и элемент РАВНОЗНАЧНОСТЬ,
выход которого соединен с выходом "равно нулю" устройства, отличающееся тем, что
содержит второй, третий и четвертый мажоритарные элементы с порогом два, второй и
третий элементы И и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом пять, выход которого
соединен с выходом "равно двум" устройства, выход "равно единице" которого соединен с
выходом первого мажоритарного элемента с порогом два, i-й (i = 1,2,3) вход которого соединен с выходом i-го элемента И и с i-м инверсным входом элемента ИСКЛЮЧАЮЩЕЕ
ИЛИ с порогом пять, i-й вход которого соединен с выходом (i + 1)-го мажоритарного элемента с порогом два, с i-м входом элемента РАВНОЗНАЧНОСТЬ и с (i + 3)-м входом первого мажоритарного элемента с порогом два, инверсный вход которого соединен с
четвертым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом пять и с управляющим
входом устройства, вход которого "равно нулю" первого операнда соединен с первыми
BY 13307 C1 2010.06.30
входами первого элемента И и второго мажоритарного элемента с порогом два, вход "равно единице" первого операнда соединен с первыми входами второго элемента И и третьего мажоритарного элемента с порогом два, вход "равно двум" первого операнда соединен
с первыми входами третьего элемента И и четвертого мажоритарного элемента с порогом
два, вход "равно нулю" второго операнда соединен со вторыми входами второго элемента
И, третьего и четвертого мажоритарных элементов с порогом два, вход "равно единице"
второго операнда соединен со вторыми входами первого элемента И и второго мажоритарного элемента с порогом два и с третьим входом третьего мажоритарного элемента с
порогом два, вход "равно двум" второго операнда соединен со вторым входом третьего
элемента И и с третьими входами второго и четвертого мажоритарных элементов с порогом два.
Изобретение относится к области вычислительной техники и микроэлектроники и
может быть использовано для построения средств аппаратурного контроля и цифровых
устройств, работающих в системе остаточных классов.
Известен сумматор унитарных кодов по модулю три, который содержит три элемента
ИЛИ, три элемента РАВНОЗНАЧНОСТЬ, шесть входов и три выхода [1]. Сложность сумматора (по числу входов логических элементов) равна 12, а быстродействие, определяемое
глубиной схемы, составляет 2τ, где τ - задержка на логический элемент. Как и изобретение, сумматор содержит элемент РАВНОЗНАЧНОСТЬ.
Недостатком известного сумматора являются низкие функциональные возможности.
Наиболее близким по функциональным возможностям и конструкции техническим
решением к предлагаемому изобретению является вычислительное устройство унитарных
кодов по модулю три, которое содержит три элемента ИЛИ-НЕ, мажоритарный элемент с
порогом два, два элемента РАВНОЗНАЧНОСТЬ, элемент И, пять входов и три выхода [2].
Сложность вычислительного устройства равна 16, а быстродействие - 4τ, где τ - задержка
на логический элемент.
Недостатком известного вычислительного устройства является низкое быстродействие.
Изобретение направлено на повышение быстродействия вычислительного устройства,
выполняющего операцию (А + В)n = S (mod 3) в унитарных кодах. Вычислительное устройство, как и предлагаемое изобретение, содержит мажоритарный элемент с порогом
два, элемент РАВНОЗНАЧНОСТЬ и элемент И.
Вычислительное устройство унитарных кодов по модулю три содержит первый элемент И, первый мажоритарный элемент с порогом два и элемент РАВНОЗНАЧНОСТЬ,
выход которого соединен с выходом "равно нулю" устройства.
В отличие от прототипа устройство содержит второй, третий и четвертый мажоритарные элементы с порогом два, второй и третий элементы И и элемент ИСКЛЮЧАЮЩЕЕ
ИЛИ с порогом пять, выход которого соединен с выходом "равно двум" устройства. Выход "равно единице" устройства соединен с выходом первого мажоритарного элемента с
порогом два, i-й (i = 1,2,3) вход которого соединен с выходом i-го элемента И и с i-м инверсным входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом пять, i-й вход которого соединен с выходом (i + 1)-го мажоритарного элемента с порогом два, с i-м входом элемента
РАВНОЗНАЧНОСТЬ и с (i + 3)-м входом первого мажоритарного элемента с порогом два.
Инверсный вход первого мажоритарного элемента с порогом два соединен с четвертым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом пять и с управляющим входом
устройства.
Вход "равно нулю" первого операнда соединен с первыми входами первого элемента И и
второго мажоритарного элемента с порогом два. Вход "равно единице" первого операнда
соединен с первыми входами второго элемента И и третьего мажоритарного элемента с
порогом два. Вход "равно двум" первого операнда соединен с первыми входами третьего
элемента И и четвертого мажоритарного элемента с порогом два.
2
BY 13307 C1 2010.06.30
Вход "равно нулю" второго операнда соединен со вторыми входами второго элемента И,
третьего и четвертого мажоритарных элементов с порогом два. Вход "равно единице" второго операнда соединен со вторыми входами первого элемента И и второго мажоритарного элемента с порогом два и с третьим входом третьего мажоритарного элемента с
порогом два. Вход "равно двум" второго операнда соединен со вторым входом третьего
элемента И и с третьими входами второго и четвертого мажоритарных элементов с порогом два.
Основной технический результат изобретения заключается в повышении быстродействия (уменьшения глубины) вычислительного устройства. Названный технический результат достигается путем введения в логическую схему устройства дополнительных
логических элементов И и мажоритарных элементов с порогом два, а также нового элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом пять.
На чертеже (фигура) представлена логическая схема вычислительного устройства унитарных кодов по модулю три. Вычислительное устройство содержит три элемента И 1, 2 и 3,
четыре мажоритарных элемента с порогом два 4, 5, 6 и 7, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ с
порогом пять 8, элемент РАВНОЗНАЧНОСТЬ 9, шесть информационных входов 10...15,
управляющий вход 16 и три выхода 17, 18 и 19.
Вычислительное устройство унитарных кодов по модулю три работает следующим
образом. На входы 10, 12 и 14 поступают значения а0, а1 и а2 унитарного двоичного кода
первого операнда А = (а0, а1, а2), соответственно, на входы 13, 11 и 15 поступают значения
b0, b1 и b2 унитарного двоичного кода второго операнда B = (b0, b1, b2), соответственно, где
a0, a1, a2, b0, b1, b2 ∈ {0, 1}. При этом аk = 1 (bk = l) тогда и только тогда, когда
A = k (mod 3) (B = k (mod 3)), где k = 0,1,2. На управляющий вход 16 подается двоичный
сигнал u, принимающий значения из множества {0, 1}.
На выходах устройства 19, 18 и 17 формируется унитарный двоичный код S = (s0, s1, s2)
результата выполнения операции (А + В)n = S (mod 3), причем, если u = 0, то показатель
степени n - четный, если u = 1, то n - нечетный. Здесь s0, s1, s2 ∈ {0, 1} и sk = 1 тогда и
только тогда, когда (А + В)n = k (mod 3), где k = 0,1,2.
Логическая схема вычислительного устройства унитарных кодов по модулю три синтезирована на основе применения следующих аналитических представлений логических
функций s0, s1 и s2:
 1, если g1 (a 0 , b1 , b 2 ) = g 2 (a1 , b 0 , b1 ) = g 3 (a 2 , b 0 , b 2 );
s0 = 
0 − в противном случае ,

s1 = 1, если u + f1 (a 0 , b1 ) + f 2 (a1, b 0 ) + f3 (a 2 , b 2 ) + g1 (a 0 , b1, b 2 ) + g 2 (a1 , b0 , b1 ) + g 3 (a 2 , b 0 , b 2 ) ≥ 2;
 0 − в противном случае ,

s 2 =  1, если u + f1 (a 0 , b1 ) + f 2 (a1 , b 0 ) + f 3 (a 2 , b 2 ) + g1 (a 0 , b1 , b 2 ) + g 2 (a1 , b 0 , b1 ) + g 3 (a 2 , b 0 , b 2 ) = 5;
0 − в противном случае ,
где
f1(a0, b1) = a0 ⋅ b1,
f2(a1, b0) = a1 ⋅ b0,
f3(a2, b2) = a2 ⋅ b2,
1, если a 0 + b1 + b 2 ≥ 2 ;
g1 (a 0 , b1 , b 2 ) = 
0 − в противном случае ,
1, если a1 + b 0 + b1 ≥ 2 ;
g 2 (a1 , b0 , b1 ) = 
0 − в противном случае ,
1, если a 2 + b 0 + b 2 ≥ 2 ;
g 3 (a 2 , b 0 , b 2 ) = 
 0 − в противном случае .
Работа вычислительного устройства унитарных кодов по модулю три описывается
таблицей истинности логических функций s0, s1, s2 (таблица).
3
BY 13307 C1 2010.06.30
Основным достоинством вычислительного устройства унитарных кодов по модулю
три является высокое быстродействие, определяемое глубиной схемы и равное 2τ, где τ задержка на логический элемент. Быстродействие устройства - прототипа составляет 4τ.
Источники информации:
1. Патент РБ 3270, МПК G 06F 7/49, 2000.
2. Патент РБ 11171, МПК G 06F 7/38, 2008 (прототип).
ВХОДЫ
ВЫХОДЫ
Унитарный двоичный
УправляюУнитарный двоичный
Унитарный двоичный код результата выполнещий двоичкод первого операнда А код второго операнда В
ния операции
ный сигнал
(А + В)n = S (mod 3)
u
а0
а1
а2
b0
b1
b2
s0
s1
s2
16
10
12
14
13
11
15
19
18
17
0
1
0
0
1
0
0
1
0
0
0
1
0
0
0
1
0
0
1
0
0
1
0
0
0
0
1
0
1
0
0
0
1
0
1
0
0
0
1
0
0
0
1
0
0
1
0
0
1
0
0
0
1
0
0
0
1
1
0
0
0
0
0
1
1
0
0
0
1
0
0
0
0
1
0
1
0
1
0
0
0
0
0
1
0
0
1
0
1
0
1
1
0
0
1
0
0
1
0
0
1
1
0
0
0
1
0
0
1
0
1
1
0
0
0
0
1
0
0
1
1
0
1
0
1
0
0
0
1
0
1
0
1
0
0
1
0
0
0
1
1
0
1
0
0
0
1
1
0
0
1
0
0
1
1
0
0
0
0
1
1
0
0
1
0
1
0
1
0
0
1
0
0
1
0
0
1
0
1
0
Национальный центр интеллектуальной собственности.
220034, г. Минск, ул. Козлова, 20.
4
Документ
Категория
Без категории
Просмотров
0
Размер файла
97 Кб
Теги
by13307, патент
1/--страниц
Пожаловаться на содержимое документа