close

Вход

Забыли?

вход по аккаунту

?

Патент BY14055

код для вставкиСкачать
ОПИСАНИЕ
ИЗОБРЕТЕНИЯ
К ПАТЕНТУ
РЕСПУБЛИКА БЕЛАРУСЬ
(46) 2011.02.28
(12)
(51) МПК (2009)
НАЦИОНАЛЬНЫЙ ЦЕНТР
ИНТЕЛЛЕКТУАЛЬНОЙ
СОБСТВЕННОСТИ
(54)
G 06F 7/38
ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО
УНИТАРНЫХ КОДОВ ПО МОДУЛЮ ТРИ
(21) Номер заявки: a 20090648
(22) 2009.05.06
(43) 2009.10.30
(71) Заявитель: Белорусский государственный университет (BY)
(72) Авторы: Супрун Валерий Павлович;
Городецкий Данила Андреевич (BY)
BY 14055 C1 2011.02.28
BY (11) 14055
(13) C1
(19)
(73) Патентообладатель: Белорусский государственный университет (BY)
(56) BY 9477 C1, 2007.
BY 9189 C1, 2007.
BY 10350 C1, 2008.
BY 2473 C1, 1998.
(57)
Вычислительное устройство унитарных кодов по модулю три, характеризующееся
тем, что содержит два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три и три элемента
ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, инверсный выход первого из которых соединен с
выходом "равно нулю" устройства, а первый вход - с первым входом i-го, где i = 1,2, элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три и со входом "равно единице" первого операнда устройства, вход "равно двум" первого операнда которого соединен со вторым
входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и со вторым и третьим
входами i-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три, выход которого соединен с
выходом "равно i" устройства, вход "равно нулю" второго операнда устройства соединен с
первым и вторым входами (i + 1)-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два,
третий вход которого соединен со входом "равно двум" второго операнда устройства,
вход "равно нулю" третьего операнда устройства соединен с четвертым и пятым входами
второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с четвертым входом третьего
элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, пятый и шестой входы которого соединены со входом "равно единице" третьего операнда устройства, вход "равно двум" третьего операнда которого соединен с шестым входом второго элемента ИСКЛЮЧАЮЩЕЕ
BY 14055 C1 2011.02.28
ИЛИ с порогом два, выход которого соединен с третьим входом первого элемента
ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, с четвертым и пятым входами первого элемента
ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три и четвертым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три, пятый и шестой входы которого соединены с четвертым
входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, с шестым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три и с выходом третьего элемента
ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два.
Изобретение относится к области вычислительной техники и микроэлектроники и
может быть использовано для построения средств аппаратурного контроля и цифровых
устройств, работающих в системе остаточных классов.
Известно вычислительное устройство унитарных кодов по модулю три, предназначенное для реализации операции A·B + C·D = S(mod 3) [1]. Устройство содержит восемь
элементов И, три элемента ИЛИ, три элемента РАВНОЗНАЧНОСТЬ, двенадцать входов и
три выхода.
Недостатками известного устройства являются: а) высокая конструктивная сложность
(по числу входов логических элементов); б) низкое быстродействие, определяемое глубиной схемы.
Наиболее близкими по функциональным возможностям и конструкции техническим
решением к предлагаемому устройству является вычислительное устройство унитарных
кодов по модулю три, выполняющее операцию (А + В)·(С + D) = S [2]. Устройство содержит семь элементов ИЛИ, два элемента РАВНОЗНАЧНОСТЬ, элемент СЛОЖЕНИЕ ПО
МОДУЛЮ ДВА, элемент ИЛИ-НЕ, элемент ЗАПРЕТ, двенадцать входов и три выхода.
Недостатком известного вычислительного устройства унитарных кодов по модулю
три является низкое быстродействие, определяемое глубиной схемы и равное 3τ, где τ задержка на логический элемент.
Изобретение направлено на решение технической задачи повышения быстродействия
вычислительного устройства унитарных кодов по модулю три, предназначенного для вычисления операции A·(B + C) = S.
Вычислительное устройство унитарных кодов по модулю три характеризуется тем,
что содержит два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три и три элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два.
Инверсный выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два соединен
с выходом "равно нулю" устройства, а первый вход - с первым входом i-го, где i = 1,2,
элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три и с входом "равно единице" первого
операнда устройства.
Вход "равно двум" первого операнда устройства соединен со вторым входом первого
элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и со вторым и третьим входами i-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три, выход которого соединен с выходом "равно i" устройства.
Вход "равно нулю" второго операнда устройства соединен с первым и вторым входами (i + 1)-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, третий вход которого соединен с входом "равно двум" второго операнда устройства.
Вход "равно нулю" третьего операнда устройства соединен с четвертым и пятым входами второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с четвертым входом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два.
Пятый и шестой входы третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два соединены с входом "равно единице" третьего операнда, вход "равно двум" которого соединен с шестым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два.
2
BY 14055 C1 2011.02.28
Выход второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два соединен с третьим
входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, с четвертым и пятым
входами первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три и с четвертым входом
второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три.
Пятый и шестой входы второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три соединены с четвертым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, с
шестым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три и с выходом
третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два.
Названный технический результат достигается путем использования новых логических элементов (трех элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и двух элементов
ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три).
На чертеже (фиг. 1) представлена логическая схема заявляемого устройства унитарных кодов по модулю три.
Вычислительное устройство унитарных кодов по модулю три содержит три элемента
ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два 1, 2 и 3 (элемент 3 имеет инверсный выход), два
элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три 4 и 5, семь входов 6, 7,…, 12 и три выхода 13, 14 и 15.
Вычислительное устройство унитарных кодов по модулю три работает следующим
образом. На входы 6 и 7 устройства поступают разряды "равно единице" и "равно двум"
унитарного двоичного кода первого операнда A = (a0,al,a2), на входы 8 и 9 - разряды "равно нулю" и "равно двум" унитарного двоичного кода второго операнда B = (b0,b1,b2), на
входы 10, 11 и 12 - разряды "равно нулю", "равно единице" и "равно двум" унитарного
двоичного кода третьего операнда C = (c0,c1,c2), где a0,a1,a2,b0,b1,b2,c0,c1,c2∈{0,1}. Здесь
ak = 1, bk = 1, ck = 1 тогда и только тогда, когда A = k(mod 3), B = k (mod 3) и C = k (mod 3),
где k = 0,1,2.
На выходах 13, 14 и 15 устройства формируется унитарный двоичный код результата
выполнения операции A·(B + C) = S, где S = (s0,s1,s2) и s0,s0,s2∈{0,1}. При этом sk = 1 тогда
и только тогда, когда A·(B + C) = k и k = 0,1,2.
Логические функции S0,S1,S2, реализуемые на выходах заявляемого вычислительного
устройства, представлены посредством таблицы истинности.
Логическая схема (фигура) устройства для вычисления операции A·(B + C) = S в унитарных кодах по модулю три синтезирована на основе использования следующих аналитических представлений булевых функций S0,S1,S2:
0, если a1 + a 2 + f (b 0 , b 2 , c 0 , c 2 ) + g(b 0 , b 2 , c 0 , c 2 ) = 2;
S0 = 
1 − в противном случае,
1, если a1 + 2a 2 + 2f (b 0 , b 2 , c 0 , c 2 ) + g(b 0 , b 2 , c 0 , c 2 ) = 3;
S1 = 
0 − в противном случае,
1, если a1 + 2a 2 + f (b 0 , b 2 , c 0 , c 2 ) + 2g(b 0 , b 2 , c 0 , c 2 ) = 3;
S2 = 
0 − в противном случае,
1, если 2b 0 + b 2 + 2c 0 + c 2 = 2;
f (b 0 , b 2 , c 0 , c 2 ) = 
0 − в противном случае,
1, если 2b 0 + b 2 + c 0 + 2c1 = 2;
g(b 0 , b 2 , c 0 , c 2 ) = 
0 − в противном случае.
Основным достоинством вычислительного устройства унитарных кодов по модулю
три является высокое быстродействие, определяемое глубиной схемы и равное 2τ. Быстродействие устройства - прототипа равно 3τ. Конструктивная сложность (по числу входов
логических элементов) заявляемого устройства и устройства-прототипа совпадает.
3
BY 14055 C1 2011.02.28
Таблица истинности
Унитарный
двоичный код
первого операнда
A
a0
a1
a2
6
7
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
Входы
Унитарный
двоичный код
второго операнда
B
b0
b1
b2
8
9
1
0
0
1
0
0
1
0
0
0
1
0
0
1
0
0
1
0
0
0
1
0
0
1
0
0
1
1
0
0
1
0
0
1
0
0
0
1
0
0
1
0
0
1
0
0
0
1
0
0
1
0
0
1
1
0
0
1
0
0
1
0
0
0
1
0
0
1
0
0
1
0
0
0
1
0
0
1
0
0
1
Унитарный
двоичный код
третьего операнда
C
c0
c1
c2
10
11
12
1
0
0
0
1
0
0
0
1
1
0
0
0
1
0
0
0
1
1
0
0
0
1
0
0
0
1
1
0
0
0
1
0
0
0
1
1
0
0
0
1
0
0
0
1
1
0
0
0
1
0
0
0
1
1
0
0
0
1
0
0
0
1
1
0
0
0
1
0
0
0
1
1
0
0
0
1
0
0
0
1
Источники информации:
1. Патент РБ 9341, МПК G 06F 7/38, 7/48, 2007.
2. Патент РБ 9477, МПК G 06F 7/38, 2007 (прототип).
Национальный центр интеллектуальной собственности.
220034, г. Минск, ул. Козлова, 20.
4
Выходы
Унитарный двоичный
код результата выполнения операции
A·(B + C) = S
s0
s1
s2
13
14
15
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
0
1
0
0
0
1
0
1
0
0
0
1
1
0
0
0
0
1
1
0
0
0
1
0
1
0
0
0
0
1
0
1
0
0
0
1
0
1
0
1
0
0
0
1
0
1
0
0
0
0
1
Документ
Категория
Без категории
Просмотров
0
Размер файла
102 Кб
Теги
by14055, патент
1/--страниц
Пожаловаться на содержимое документа