close

Вход

Забыли?

вход по аккаунту

?

Патент BY14056

код для вставкиСкачать
ОПИСАНИЕ
ИЗОБРЕТЕНИЯ
К ПАТЕНТУ
РЕСПУБЛИКА БЕЛАРУСЬ
(46) 2011.02.28
(12)
(51) МПК (2009)
НАЦИОНАЛЬНЫЙ ЦЕНТР
ИНТЕЛЛЕКТУАЛЬНОЙ
СОБСТВЕННОСТИ
(54)
G 06F 7/38
ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО
УНИТАРНЫХ КОДОВ ПО МОДУЛЮ ТРИ
(21) Номер заявки: a 20090649
(22) 2009.05.06
(43) 2009.10.30
(71) Заявитель: Белорусский государственный университет (BY)
(72) Авторы: Супрун Валерий Павлович;
Городецкий Данила Андреевич (BY)
BY 14056 C1 2011.02.28
BY (11) 14056
(13) C1
(19)
(73) Патентообладатель: Белорусский государственный университет (BY)
(56) BY 9189 C1, 2007.
BY 10535 C1, 2008.
RU 2021630 C1, 1994.
(57)
Вычислительное устройство унитарных кодов по модулю три, характеризующееся тем,
что содержит четыре элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три, i-й, где i = 1,2, вход которого соединен с i-м входом
первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и со входом "равно единице" iго операнда устройства, вход "равно двум" i-го операнда которого соединен с (2i + 1)-м и
(2i + 2)-м входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три и с (i + 2)-м входом
первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, инверсный выход которого соединен с первым и вторым входами j-го, где j = 2,3,4, элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с
порогом два, выход которого соединен с выходом устройства "равно j-2", а третий вход - с
выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три, причем вход "равно нулю"
третьего операнда устройства соединен с четвертым входом четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с четвертым и пятым входами третьего элемента
ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, вход "равно единице" третьего операнда устройства соединен с четвертым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом
два и с пятым и шестым входами четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом
два, вход "равно двум" третьего операнда устройства соединен с шестым входом третьего
элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с пятым и шестым входами второго
элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два.
BY 14056 C1 2011.02.28
Изобретение относится к области вычислительной техники и микроэлектроники и
может быть использовано для построения средств аппаратурного контроля и цифровых
устройств, работающих в системе остаточных классов.
Известно вычислительное устройство унитарных кодов по модулю три, предназначенное для реализации операции A·B + C·D = S(mod 3) [1]. Устройство содержит восемь
элементов И, три элемента ИЛИ, три элемента РАВНОЗНАЧНОСТЬ, двенадцать входов и
три выхода.
Недостатками известного устройства являются а) высокая конструктивная сложность
(по числу входов логических элементов); б) низкое быстродействие, определяемое глубиной схемы.
Наиболее близкими по функциональным возможностям и конструкции техническим
решением к предлагаемому устройству является вычислительное устройство унитарных
кодов по модулю три, выполняющее операцию А · В+ С = S [2]. Устройство содержит три
элемента ИЛИ, три элемента РАВНОЗНАЧНОСТЬ, четыре элемента И, девять входов и
три выхода.
Недостатком известного вычислительного устройства унитарных кодов по модулю
три является большое число внешних выводов, равное 12, и низкое быстродействие, определяемое глубиной схемы и равное 3τ, где τ - задержка на один логический элемент.
Изобретение направлено на решение следующих технических задач: уменьшение числа внешних выводов и повышение быстродействия вычислительного устройства унитарных кодов по модулю три.
Вычислительное устройство унитарных кодов по модулю три характеризуется тем,
что содержит четыре элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три.
Причем i-й, где i = 1, 2, вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три соединен с i-м входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с входом
"равно единице" i-го операнда устройства, вход "равно двум" i-го операнда которого соединен с (2i + 1)-м и (2i + 2)-м входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три и
с (i + 2)-м входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два.
Инверсный выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два соединен
с первым и вторым входами j-го, где j = 2,3,4, элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, выход которого соединен с выходом устройства "равно j-2", а третий вход - с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три.
Вход "равно нулю" третьего операнда устройства соединен с четвертым входом четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с четвертым и пятым входами
третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два.
Вход "равно единице" третьего операнда устройства соединен с четвертым входом
второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с пятым и шестым входами
четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два.
Вход "равно двум" третьего операнда устройства соединен с шестым входом третьего
элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с пятым и шестым входами второго
элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два.
Названный технический результат достигается путем использования новых логических элементов (элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три и четырех элементов
ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два).
На фигуре представлена логическая схема заявляемого вычислительного устройства
унитарных кодов по модулю три.
Вычислительное устройство унитарных кодов по модулю три содержит четыре элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два 1, 2, 3 и 4 (элемент 1 имеет инверсный выход), элемент ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три 5, семь входов 6, 7,…,12 и три
выхода 13, 14 и 15.
2
BY 14056 C1 2011.02.28
Вычислительное устройство унитарных кодов по модулю три работает следующим
образом. На входы 6 и 7 устройства поступают разряды "равно единице" и "равно двум"
унитарного двоичного кода первого операнда A = (a0,al,a2), на входы 8 и 9 - разряды "равно единице" и "равно двум" унитарного двоичного кода второго операнда B = (b0,b1,b2), на
входы 10, 11 и 12 - разряды "равно нулю", "равно единице" и "равно двум" унитарного
двоичного кода третьего операнда C = (c0,c1,c2), где a0,a1,a2,b0,b1,b2,c0,c1,c2∈{0,1}. При этом
ak = 1, bk = 1, ck = 1 тогда и только тогда, когда A = k(mod 3), B = k (mod 3) и C = k (mod 3),
где k = 0,1,2.
На выходах 13, 14 и 15 устройства формируются разряды "равно нулю", "равно единице" и "равно двум" унитарного двоичного кода результата выполнения операции
A·B + C = S(mod 3), где S = (s0,s1,s2) и s0,s1,s2∈{0,1}. При этом sk = 1 тогда и только тогда,
когда A·B + C = k(mod 3) и k = 0,1,2.
Логические функции S0,S1,S2, реализуемые на выходах вычислительного устройства,
представлены посредством таблицы истинности.
ВХОДЫ
Унитарный двоичный код первого
операнда A
a0
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
a1
6
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
a2
7
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
Унитарный двоичный код второго
операнда B
b0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
b1
8
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
Унитарный двоичный код третьего
операнда C
b2
9
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
c0
10
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
3
c1
11
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
c2
12
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
ВЫХОДЫ
Унитарный двоичный
код результата выполнения операции
A·B + C = S (mod 3)
s0
s1
s2
13
14
15
1
0
0
0
1
0
0
0
1
1
0
0
0
1
0
0
0
1
1
0
0
0
1
0
0
0
1
1
0
0
0
1
0
0
0
1
0
1
0
0
0
1
1
0
0
0
0
1
1
0
0
0
1
0
1
0
0
0
1
0
0
0
1
0
0
1
1
0
0
0
1
0
0
1
0
0
0
1
1
0
0
BY 14056 C1 2011.02.28
Логическая схема (фигура) устройства для вычисления операции A·B + C = S в унитарных кодах по модулю три синтезирована на основе использования следующих аналитических представлений функций S0,S1,S2:
1, если 2f (a1 , a 2 , b1 , b 2 ) + g(a1 , a 2 , b1 , b 2 ) + c1 + 2c 2 = 2;
S0 = 
0 − в противном случае,
1, если 2f (a1 , a 2 , b1 , b 2 ) + g(a1 , a 2 , b1 , b 2 ) + 2c 0 + c 2 = 2;
S1 = 
0 − в противном случае,
1, если 2f (a1 , a 2 , b1 , b 2 ) + g(a1 , a 2 , b1 , b 2 ) + c 0 + 2c1 = 2;
S2 = 
0 − в противном случае,
0, если a1 + a 2 + b1 + b 2 = 2;
f (a1 , a 2 , b1 , b 2 ) = 
1 − в противном случае,
1, если a1 + 2a 2 + b1 + 2b 2 = 3;
g(a1 , a 2 , b1 , b 2 ) = 
0 − в противном случае.
Достоинствами вычислительного устройства унитарных кодов по модулю три являются а) небольшое число внешних выводов, равное 10; б) высокое быстродействие, определяемое глубиной схемы и равное 2τ. Устройство - прототип имеет 12 внешних выводов, а
его быстродействие составляет 3τ, где τ - задержка на один логический элемент.
Источники информации:
1. Патент РБ 9341, МПК G 06F 7/38, 7/48, 2007.
2. Патент РБ 9189, МПК G 06F 7/49, 2007 (прототип).
Национальный центр интеллектуальной собственности.
220034, г. Минск, ул. Козлова, 20.
4
Документ
Категория
Без категории
Просмотров
0
Размер файла
97 Кб
Теги
патент, by14056
1/--страниц
Пожаловаться на содержимое документа