close

Вход

Забыли?

вход по аккаунту

?

Патент BY14125

код для вставкиСкачать
ОПИСАНИЕ
ИЗОБРЕТЕНИЯ
К ПАТЕНТУ
РЕСПУБЛИКА БЕЛАРУСЬ
(46) 2011.02.28
(12)
(51) МПК (2009)
НАЦИОНАЛЬНЫЙ ЦЕНТР
ИНТЕЛЛЕКТУАЛЬНОЙ
СОБСТВЕННОСТИ
(54)
BY (11) 14125
(13) C1
(19)
G 06F 7/38
ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО УНИТАРНЫХ КОДОВ
ПО МОДУЛЮ ТРИ
(21) Номер заявки: a 20090769
(22) 2009.05.27
(43) 2010.02.28
(71) Заявитель: Белорусский государственный университет (BY)
(72) Авторы: Супрун Валерий Павлович;
Городецкий Данила Андреевич (BY)
(73) Патентообладатель: Белорусский государственный университет (BY)
(56) BY 9477 C1, 2007.
BY 10350 C1, 2008.
BY a 20071532, 2008.
RU 2090924 C1, 1997.
BY 14125 C1 2011.02.28
(57)
Вычислительное устройство унитарных кодов по модулю три, характеризующееся
тем, что содержит два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три и пять элементов
ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, инверсный выход первого из которых соединен с
выходом устройства "равно нулю", а первый вход - с выходом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с первыми входами первого и второго элементов
ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три, второй вход - с выходом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и со вторым и третьим входами первого и второго
элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три, третий вход - с выходом четвертого
элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, с четвертым и пятым входами первого
элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три и с четвертым входом второго элемента
ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три, четвертый вход - с выходом пятого элемента
ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, с шестым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три и с пятым и шестым входами второго элемента ИСКЛЮ-
BY 14125 C1 2011.02.28
ЧАЮЩЕЕ ИЛИ с порогом три, выход которого соединен с выходом устройства "равно
двум", выход "равно единице" которого соединен с выходом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три, вход устройства "равно нулю" первого операнда соединен
с первым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с первым и
вторым входами третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, третий вход
которого соединен со входом устройства "равно единице" первого операнда, вход устройства "равно двум" первого операнда соединен со вторым и третьим входами второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, вход устройства "равно нулю" второго
операнда соединен с четвертым и пятым входами второго и третьего элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, шестые входы которых соединены со входом устройства
"равно единице" второго операнда, вход устройства "равно нулю" третьего операнда соединен с первым входом четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с
первым и вторым входами пятого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, третий вход которого соединен со входом устройства "равно единице" третьего операнда,
вход устройства "равно двум" третьего операнда соединен со вторым и третьим входами
четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, вход устройства "равно нулю" четвертого операнда соединен с четвертым и пятым входами четвертого и пятого
элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, шестые входы которых соединены со
входом устройства "равно единице" четвертого операнда.
Изобретение относится к области вычислительной техники и микроэлектроники и
может быть использовано для построения средств аппаратурного контроля и цифровых
устройств, работающих в системе остаточных классов.
Известно вычислительное устройство унитарных кодов по модулю три, предназначенное для реализации операции А*В + С*D = S (mod 3) [1]. Устройство содержит восемь
элементов И, три элемента ИЛИ, три элемента РАВНОЗНАЧНОСТЬ, двенадцать входов и
три выхода.
Основным недостатком вычислительного устройства являются ограниченные функциональные возможности, поскольку устройство не выполняет операцию (А + B)*(C + D) = S (mod 3).
Наиболее близким по функциональным возможностям и конструкции техническим
решением к предлагаемому устройству является вычислительное устройство унитарных
кодов по модулю три, выполняющее операцию (A + B)*(C + D) = S [2]. Устройство содержит семь элементов ИЛИ, два элемента РАВНОЗНАЧНОСТЬ, элемент СЛОЖЕНИЕ
ПО МОДУЛЮ ДВА, элемент ИЛИ-НЕ, элемент ЗАПРЕТ, двенадцать входов и три выхода.
Недостатками известного устройства унитарных кодов по модулю три являются:
а) большое число внешних выводов, равное 15, и б) низкое быстродействие, которое
определяется глубиной схемы и составляет 3τ, где τ - задержка на один логический элемент.
Изобретение направлено на решение следующих технических задач: а) уменьшение
числа внешних выводов; б) повышение быстродействия вычислительного устройства унитарных кодов по модулю три, предназначенного для вычисления операции (A + B)*(C + D) = S.
Вычислительное устройство унитарных кодов по модулю три характеризуется тем,
что содержит два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три и пять элементов
ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два.
Инверсный выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два соединен
с выходом устройства "равно нулю", а первый вход - с выходом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с первыми входами первого и второго элементов
ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три, второй вход - с выходом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и со вторым и третьим входами первого и второго
элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три, третий вход - с выходом четвертого
элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, с четвертым и пятым входами первого
2
BY 14125 C1 2011.02.28
элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три и с четвертым входом второго элемента
ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три, четвертый вход - с выходом пятого элемента
ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, с шестым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три и с пятым и шестым входами второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три.
Выход второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три соединен с выходом
устройства "равно двум", выход "равно единице" которого соединен с выходом первого
элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три.
Вход устройства "равно нулю" первого операнда соединен с первым входом второго
элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с первым и вторым входами третьего
элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, третий вход которого соединен с входом устройства "равно единице" первого операнда.
Вход устройства "равно двум" первого операнда соединен со вторым и третьим входами второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два.
Вход устройства "равно нулю" второго операнда соединен с четвертым и пятым входами второго и третьего элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, шестые входы
которых соединены с входом устройства "равно единице" второго операнда.
Вход устройства "равно нулю" третьего операнда соединен с первым входом четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с первым и вторым входами пятого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, третий вход которого соединен с
входом устройства "равно единице" третьего операнда.
Вход устройства "равно двум" третьего операнда соединен со вторым и третьим входами четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два.
Вход устройства "равно нулю" четвертого операнда соединен с четвертым и пятым
входами четвертого и пятого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, шестые
входы которых соединены с входом устройства "равно единице" четвертого операнда.
Названный технический результат достигается путем использования новых логических элементов (элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три).
На фигуре представлена логическая схема вычислительного устройства унитарных
кодов по модулю три.
Вычислительное устройство унитарных кодов по модулю три содержит пять элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два 1…5 (элемент 5 имеет инверсный выход), два
элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три 6 и 7, десять входов 8…17 и три выхода
18, 19 и 20.
Устройство, предназначенное для выполнения операции (A + B)*(C + D) = S (mod 3) в
унитарных кодах, работает следующим образом. На входы устройства 8, 9 и 10 поступают
разряды "равно нулю", "равно единице" и "равно двум" унитарного двоичного кода первого операнда A = (a0, a1, a2), на входы 11 и 12 - разряды "равно нулю" и "равно единице"
унитарного двоичного кода второго операнда B = (b0, b1, b2), на входы 13, 14 и 15 - разряды
"равно нулю", "равно единице" и "равно двум" унитарного двоичного кода третьего операнда
C = (c0, c1, c2) на входы 16 и 17 - разряды "равно нулю" и "равно единице" унитарного двоичного кода четвертого операнда D = (d0, d1, d2), где a0, a1, a2, b0, b1, b2, c0, cl, c2, d0, d1, d2∈{0, 1}.
При этом ak = 1, bk = 1, ck = 1 и dk = 1 тогда и только тогда, когда A = k (mod 3), В = k (mod 3),
C = k (mod 3) и D = k (mod 3) соответственно, где k = 0, 1, 2.
На выходах устройства 18, 19 и 20 формируется унитарный двоичный код результата
выполнения арифметической операции (A + B)*(C + D) = S (mod 3), где S = (s0, s1, s2) и
s0, sl, s2 ∈{0, 1}. При этом sk = l тогда и только тогда, когда (A + B)*(C + D) = k (mod 3) и
k = 0,1,2.
Логические функции S0, S1, S2, которые реализуются на выходах заявляемого вычислительного устройства, представлены посредством таблицы истинности (таблица).
3
BY 14125 C1 2011.02.28
Логическая схема (фигура) устройства для вычисления операции (A + B)*(C + D) = S в
унитарных кодах по модулю три синтезирована на основе использования следующих аналитических выражений функций S0, S1, S2:
0, если f1 + f 2 + g1 + g 2 = 2;
S0 = 
1 − в противном случае,
1, если f1 + 2f 2 + 2g1 + g 2 = 3;
S1 = 
0 − в противном случае,
1, если f1 + 2f 2 + g1 + 2g 2 = 3;
S2 = 
3 − в противном случае,
где
1, если a 0 + 2a 2 + 2b 0 + b1 = 2;
f1 (a 0 , a 2 , b 0 , b1 ) = 
0 − в противном случае,
1, если 2a 0 + a1 + 2b 0 + b1 = 2;
f 2 (a 0 , a1 , b 0 , b1 ) = 
0 − в противном случае,
1, если c 0 + 2c 2 + 2d 0 + d1 = 2;
g1 (c0 , c 2 , d 0 , d1 ) = 
0 − в противном случае,
1, если 2c0 + c1 + 2d 0 + d1 = 2;
g 2 (c0 , c1 , d 0 , d1 ) = 
0 − в противном случае.
Основным достоинством вычислительного устройства унитарных кодов по модулю
три является высокое быстродействие, определяемое глубиной схемы и равное 2τ, где τ задержка на один логический элемент.
К дополнительным достоинствам устройства можно отнести небольшое число внешних выводов, равное 13 (десять входов и три выхода). В то время как устройство-прототип
имеет 15 внешних выводов.
Входы
Унитарный
Унитарный
Унитарный
Унитарный
двоичный код двоичный код двоичный код двоичный код
первого
второго
третьего
четвертого
операнда A
операнда B
операнда C
операнда D
a0
a1 a2 b0 b1 b2 c0 c1 c2 d0 d1 d2
8
9
10 11 12
13 14 15 16 17
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
0
1
0
1
0
0
1
0
0
1
0
0
0
0
1
1
0
0
1
0
0
0
1
0
1
0
0
1
0
0
1
0
0
0
1
0
0
1
0
1
0
0
1
0
0
0
1
0
0
0
1
1
0
0
1
0
0
0
0
1
1
0
0
1
0
0
1
0
0
0
0
1
0
1
0
1
0
0
1
0
0
0
0
1
0
0
1
1
0
0
0
1
0
1
0
0
1
0
0
1
0
0
0
1
0
1
0
0
0
1
0
1
0
0
0
1
0
1
0
0
0
0
1
4
Выходы
Унитарный двоичный
код S результата выполнения операции
(A + B)*(C + D)
s0
s1
s2
18
19
20
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
0
1
0
0
0
1
BY 14125 C1 2011.02.28
Продолжение табл.
Входы
Унитарный
Унитарный
Унитарный
Унитарный
двоичный код двоичный код двоичный код двоичный код
первого
второго
третьего
четвертого
операнда A
операнда B
операнда C
операнда D
a0
a1 a2 b0 b1 b2 c0 c1 c2 d0 d1 d2
8
9
10 11 12
13 14 15 16 17
1
0
0
0
1
0
0
1
0
1
0
0
1
0
0
0
1
0
0
1
0
0
1
0
1
0
0
0
1
0
0
1
0
0
0
1
1
0
0
0
1
0
0
0
1
1
0
0
1
0
0
0
1
0
0
0
1
0
1
0
1
0
0
0
1
0
0
0
1
0
0
1
1
0
0
0
0
1
1
0
0
1
0
0
1
0
0
0
0
1
1
0
0
0
1
0
1
0
0
0
0
1
1
0
0
0
0
1
1
0
0
0
0
1
0
1
0
1
0
0
1
0
0
0
0
1
0
1
0
0
1
0
1
0
0
0
0
1
0
1
0
0
0
1
1
0
0
0
0
1
0
0
1
1
0
0
1
0
0
0
0
1
0
0
1
0
1
0
1
0
0
0
0
1
0
0
1
0
0
1
0
1
0
1
0
0
1
0
0
1
0
0
0
1
0
1
0
0
1
0
0
0
1
0
0
1
0
1
0
0
1
0
0
0
0
1
0
1
0
1
0
0
0
1
0
1
0
0
0
1
0
1
0
0
0
1
0
0
1
0
0
1
0
1
0
0
0
1
0
0
0
1
0
1
0
1
0
0
0
0
1
1
0
0
0
1
0
1
0
0
0
0
1
0
1
0
0
1
0
1
0
0
0
0
1
0
0
1
0
1
0
0
1
0
1
0
0
1
0
0
0
1
0
0
1
0
1
0
0
0
1
0
0
1
0
0
1
0
1
0
0
0
0
1
0
1
0
0
1
0
0
1
0
1
0
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
0
1
0
1
0
0
1
0
0
0
1
1
0
0
0
1
0
0
1
0
0
0
1
0
1
0
0
1
0
0
1
0
0
0
1
0
0
1
0
1
0
0
0
1
1
0
0
1
0
0
0
1
0
0
0
1
1
0
0
0
1
0
0
1
0
0
0
1
1
0
0
0
0
1
0
1
0
0
0
1
0
1
0
1
0
0
0
1
0
0
0
1
0
1
0
0
1
0
0
1
0
0
0
1
0
1
0
0
0
1
5
Выходы
Унитарный двоичный
код S результата выполнения операции
(A + B)*(C + D)
s0
s1
s2
18
19
20
0
1
0
0
0
1
1
0
0
0
0
1
1
0
0
0
1
0
1
0
0
0
0
1
0
1
0
0
0
1
0
1
0
1
0
0
0
1
0
1
0
0
0
0
1
1
0
0
0
1
0
0
0
1
0
1
0
0
0
1
1
0
0
0
0
1
1
0
0
0
1
0
1
0
0
0
0
1
0
1
0
0
0
1
0
1
0
1
0
0
0
1
0
1
0
0
0
0
1
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
BY 14125 C1 2011.02.28
Продолжение табл.
Входы
Унитарный
Унитарный
Унитарный
Унитарный
двоичный код двоичный код двоичный код двоичный код
первого
второго
третьего
четвертого
операнда A
операнда B
операнда C
операнда D
a0
a1 a2 b0 b1 b2 c0 c1 c2 d0 d1 d2
8
9
10 11 12
13 14 15 16 17
0
1
0
0
0
1
0
0
1
1
0
0
0
1
0
0
0
1
0
0
1
0
1
0
0
1
0
0
0
1
0
0
1
0
0
1
0
0
1
1
0
0
1
0
0
1
0
0
0
0
1
1
0
0
1
0
0
0
1
0
0
0
1
1
0
0
1
0
0
0
0
1
0
0
1
1
0
0
0
1
0
1
0
0
0
0
1
1
0
0
0
1
0
0
1
0
0
0
1
1
0
0
0
1
0
0
0
1
0
0
1
1
0
0
0
0
1
1
0
0
0
0
1
1
0
0
0
0
1
0
1
0
0
0
1
1
0
0
0
0
1
0
0
1
0
0
1
0
1
0
1
0
0
1
0
0
0
0
1
0
1
0
1
0
0
0
1
0
0
0
1
0
1
0
1
0
0
0
0
1
0
0
1
0
1
0
0
1
0
1
0
0
0
0
1
0
1
0
0
1
0
0
1
0
0
0
1
0
1
0
0
1
0
0
0
1
0
0
1
0
1
0
0
0
1
1
0
0
0
0
1
0
1
0
0
0
1
0
1
0
0
0
1
0
1
0
0
0
1
0
0
1
0
0
1
0
0
1
1
0
0
1
0
0
0
0
1
0
0
1
1
0
0
0
1
0
0
0
1
0
0
1
1
0
0
0
0
1
0
0
1
0
0
1
0
1
0
1
0
0
0
0
1
0
0
1
0
1
0
0
1
0
0
0
1
0
0
1
0
1
0
0
0
1
0
0
1
0
0
1
0
0
1
1
0
0
0
0
1
0
0
1
0
0
1
0
1
0
0
0
1
0
0
1
0
0
1
0
0
1
Источники информации:
1. Патент РБ 9341, МПК G 06F 7/38, 7/48, 2007.
2. Патент РБ 9477, МПК G 06F 7/38, 2007 (прототип).
Национальный центр интеллектуальной собственности.
220034, г. Минск, ул. Козлова, 20.
6
Выходы
Унитарный двоичный
код S результата выполнения операции
(A + B)*(C + D)
s0
s1
s2
18
19
20
1
0
0
1
0
0
1
0
0
1
0
0
0
0
1
0
1
0
0
0
1
0
1
0
1
0
0
0
1
0
1
0
0
0
0
1
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
0
1
0
0
0
1
0
1
0
0
0
1
1
0
0
0
0
1
1
0
0
0
1
0
Документ
Категория
Без категории
Просмотров
0
Размер файла
249 Кб
Теги
by14125, патент
1/--страниц
Пожаловаться на содержимое документа