close

Вход

Забыли?

вход по аккаунту

?

Патент BY14629

код для вставкиСкачать
ОПИСАНИЕ
ИЗОБРЕТЕНИЯ
К ПАТЕНТУ
РЕСПУБЛИКА БЕЛАРУСЬ
(46) 2011.08.30
(12)
(51) МПК
НАЦИОНАЛЬНЫЙ ЦЕНТР
ИНТЕЛЛЕКТУАЛЬНОЙ
СОБСТВЕННОСТИ
(54)
BY (11) 14629
(13) C1
(19)
G 06F 7/38 (2006.01)
ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО ПО МОДУЛЮ ТРИ
(21) Номер заявки: a 20091427
(22) 2009.10.06
(43) 2010.04.30
(71) Заявитель: Белорусский государственный университет (BY)
(72) Авторы: Супрун Валерий Павлович;
Городецкий Данила Андреевич (BY)
(73) Патентообладатель: Белорусский государственный университет (BY)
(56) BY 12003 C1, 2009.
BY 12201 C1, 2009.
BY 5093 C1, 2003.
RU 2018925 C1, 1994.
SU 1827671 A1, 1993.
BY 14629 C1 2011.08.30
(57)
Вычислительное устройство по модулю три, содержащее первый и второй элементы
ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ
с порогом два соединен с выходом устройства старшего разряда результата, а выход второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два - с выходом устройства младшего
разряда результата, отличающееся тем, что содержит элементы ИСКЛЮЧАЮЩЕЕ ИЛИ
с порогом два с третьего по шестой, причем выход третьего элемента ИСКЛЮЧАЮЩЕЕ
ИЛИ с порогом два соединен с первым и вторым входами первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с первым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ
с порогом два, второй и третий входы которого соединены с выходом четвертого элемента
ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с третьим входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, четвертый и пятый входы которого соединены с выходом
пятого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с четвертым входом второго
элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, пятый и шестой входы которого соединены с шестым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и
BY 14629 C1 2011.08.30
с выходом шестого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, первый вход которого соединен со входом устройства старшего разряда первого операнда и с первым и
вторым входами пятого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, третий вход которого соединен со входом устройства младшего разряда первого операнда и со вторым и
третьим входами шестого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, четвертый
вход которого соединен со входом устройства старшего разряда второго операнда и с четвертым и пятым входами пятого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, шестой
вход которого соединен с пятым и шестым входами шестого элемента ИСКЛЮЧАЮЩЕЕ
ИЛИ с порогом два и со входом устройства младшего разряда второго операнда, вход
устройства старшего разряда третьего операнда соединен с первым и вторым входами
третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с первым входом четвертого
элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, второй и третий входы которого соединены со входом устройства младшего разряда третьего операнда и с третьим входом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, четвертый и пятый входы
которого соединены с входом устройства старшего разряда четвертого операнда и с четвертым входом четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, пятый и шестой входы которого соединены с входом устройства младшего разряда четвертого
операнда и с шестым входом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два.
Изобретение относится к области вычислительной техники, автоматики и микроэлектроники и может быть использовано для построения систем передачи и переработки дискретной информации, построения систем аппаратного контроля, а также для построения
вычислительных устройств, реализующих алгоритмы модулярной арифметики.
Известно устройство для сложения по модулю три, содержащее два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом один, два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом
два, два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом четыре, два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом пять, четыре элемента ИЛИ, два элемента И, два элемента СЛОЖЕНИЕ
ПО МОДУЛЮ ДВА, двенадцать входов и два выхода [1]. Устройство предназначено для
реализации 64 арифметических операций ± X1 ± X2 ± X3 ± X4 ± X5 ± X6 = S (mod 3).
Известное устройство, как и заявляемое устройство, содержит два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два. Недостатком известного устройства для сложения по модулю три является низкое быстродействие, равное 4τ, где τ - усредненная задержка на
один логический элемент.
Наиболее близким по конструкции и функциональным возможностям техническим
решением к предлагаемому является сумматор по модулю три, содержащий два элемента
ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, четыре входа и два выхода [2]. Сумматор по модулю
три предназначен для реализации операции сложения A + B = S (mod 3). Быстродействие
сумматора составляет τ, где τ - задержка на логический элемент, а его конструктивная
сложность равна 12.
Сумматор, как и заявляемое устройство, содержит два элемента ИСКЛЮЧАЮЩЕЕ
ИЛИ с порогом два, выходы которых соединены с выходами сумматора. Недостатком
устройства-прототипа являются низкие функциональные возможности, так как сумматор
не реализует операции ± A ± B ± C ± D = S (mod 3).
Изобретение направлено на решение технической задачи расширения функциональных возможностей сумматора за счет реализации арифметических операций вида ± A ± B ± C ± D =
=S (mod 3).
Вычислительное устройство по модулю три содержит первый и второй элементы ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два. Выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с
порогом два соединен с выходом устройства старшего разряда результата, а выход второ2
BY 14629 C1 2011.08.30
го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два - с выходом устройства младшего
разряда результата.
В отличие от прототипа устройство дополнительно содержит третий, четвертый, пятый и шестой элементы ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два.
Выход третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два соединен с первым и
вторым входами первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с первым
входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два.
Второй и третий входы второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два соединены с выходом четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с третьим входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два.
Четвертый и пятый входы первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два
соединены с выходом пятого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с четвертым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два.
Пятый и шестой входы второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два соединены с шестым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с
выходом шестого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два.
Первый вход шестого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два соединен с
входом устройства старшего разряда первого операнда и с первым и вторым входами пятого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два.
Третий вход пятого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два соединен с входом устройства младшего разряда первого операнда и со вторым и третьим входами шестого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два.
Четвертый вход шестого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два соединен с
входом устройства старшего разряда второго операнда и с четвертым и пятым входами
пятого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два.
Шестой вход пятого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два соединен с пятым и шестым входами шестого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с входом устройства младшего разряда второго операнда.
Вход устройства старшего разряда третьего операнда соединен с первым и вторым
входами третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с первым входом
четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два.
Второй и третий входы четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два
соединены с входом устройства младшего разряда третьего операнда и с третьим входом
третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два.
Четвертый и пятый входы третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два
соединены с входом устройства старшего разряда четвертого операнда и с четвертым входом четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два.
Пятый и шестой входы четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два
соединены с входом устройства младшего разряда четвертого операнда и с шестым входом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два.
Основной технический результат изобретения заключается в расширении функциональных возможностей сумматора по модулю три. Названный эффект достигается путем
введения в схему сумматора по модулю три дополнительно четырех элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два.
На фигуре представлена логическая схема заявляемого вычислительного устройства
по модулю три, а посредством табл. 1 задано соответствие между значениями переменных, поступающими на входы устройства, и видом реализуемой операции.
Вычислительное устройство по модулю три содержит шесть элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два 1…6, восемь настроечных входов 7…14 и два выхода 15 и 16.
3
BY 14629 C1 2011.08.30
Операнды A, B, C и D задаются двухразрядными двоичными кодами A = (a1, a2),
B = (bl, b2), C = (c1, c2) и D = (d1, d2), где a1, b1, c1, d1 - младшие разряды операндов, а
a2, b2, c2, d2 - старшие разряды операндов, т.е. A = 2a2 + a1, В = 2b2 + b1, C = 2c2 + c1 и
D = 2d2 + d1.
В соответствии с выбранным модулем Р = 3 операнды A, B, C, D могут принимать
значения 0 (00), 1 (01), 2 (10). Результат выполнения операций ± A ± B ± C ± D = S (mod 3)
задается двухразрядным двоичным кодом S = (s1, s2), где S = 2s2 + s1.
Поясним принцип работы вычислительного устройства по модулю три.
На настроечные входы устройства 7…14 поступают двоичные переменные ul, u2, …, u8,
которые принимают следующие значения: ul, u2∈{al, a2}, u3, u4∈{bl, b2}, u5, u6∈{cl, c2} и
u7, u8∈{dl, d2}.
В зависимости от значений переменных u1, u2, …, u8 на выходах устройства 16 и 15
реализуются соответственно логические функции S1 и S2, которые принимают значения
младшего s1 и старшего s2 разрядов результата выполнения одной из 16 арифметических
операций ± A ± B ± C ± D = S (mod 3), т.е. S = 2s2 + s1.
Логическая схема (фигура) вычислительного устройства по модулю три синтезирована на основе использования следующих аналитических представлений функций
S1 = S1(u1, u2, …, u8) и S2 = S2(u1, u2, …, u8):
1, если g1 + 2g 2 + g 3 + 2g 4 = 2;
S1 = 
0 − в противном случае,
1, если 2g1 + g 2 + 2g 3 + g 4 = 2;
S2 = 
.
0 − в противном случае,
где
1, если u1 + 2u 2 + u 3 + 2u 4 = 2;
1, если 2u1 + u 2 + 2u 3 + u 4 = 2;
g2 = 
g1 = 
0 − в противном случае,
0 − в противном случае,
1, если u 5 + 2u 6 + u 7 + 2u 8 = 2;
1, если 2u 5 + u 6 + 2u 7 + u 8 = 2;
g4 = 
g3 = 
0 − в противном случае.
0 − в противном случае,
В качестве примера рассмотрим одну из шестнадцати возможных арифметических
операций, которые можно реализовывать предлагаемым устройством, например, A + B –
– C + D = S (mod 3).
Тогда, согласно таблице настройки (табл. 1), необходимо положить u1 = a2, u2 = a1,
u3 = b2, u4 = b1, u5 = c1, u6 = c2, u7 = d2 и u8 = d1. В таком случае на выходах устройства 16 и 15
реализуются соответственно логические функции S1 и S2, принимающие значения младшего s1 и старшего s2 разрядов результата выполнения операции A + B - C + D = S (mod 3).
Таблица истинности функций S1 и S2 представлена посредством табл. 2.
Основным достоинством вычислительного устройства по модулю три являются широкие функциональные возможности, так как устройство способно реализовывать любую из
16 арифметических операций ± A ± B ± C ± D = S (mod 3).
К дополнительным достоинствам можно отнести высокое быстродействие, определяемое
глубиной схемы и равное 2τ, где τ - задержка на один логический элемент, и небольшую
конструктивную сложность, определяемую числом входов логических элементов устройства и равную 36.
Следует отметить, что заявляемое устройство можно обобщить на случай вычисления
операций ± Al ± A2 ±…± An = S (mod 3), где n = 2m и m≥3. B таком случае логическая схема вычислительного устройства будет иметь m уровней, а ее сложность L (по числу входов логических элементов) будет определяться как L = 12(2m – 1) или L = 12n – 12.
4
BY 14629 C1 2011.08.30
Таблица 1
Реализуемая
арифметическая операция
Входы настройки
u1
7
a2
a1
a2
a1
a2
a1
a2
a1
a2
a1
a2
a1
a2
a1
a2
a1
u1/a2
7
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
u2
8
a1
a2
a1
a2
a1
a2
a1
a2
a1
a2
a1
a2
a1
a2
a1
a2
u2/a1
8
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
u3
9
b2
b2
b1
b1
b2
b2
b1
b1
b2
b2
b1
b1
b2
b2
b1
b1
u4
10
b1
b1
b2
b2
b1
b1
b2
b2
b1
b1
b2
b2
b1
b1
b2
b2
u3/b2
9
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
u5
11
c2
c2
c2
c2
c1
c1
c1
c1
c2
c2
c2
c2
c1
c1
c1
c1
u6
12
c1
c1
c1
c1
c2
c2
c2
c2
c1
c1
c1
c1
c2
c2
c2
c2
u7
13
d2
d2
d2
d2
d2
d2
d2
d2
d1
d1
d1
d1
d1
d1
d1
d1
Входы
u4/b1
u5/c1
10
11
0
0
0
0
0
0
0
1
0
1
0
1
0
0
0
0
0
0
1
0
1
0
1
0
1
1
1
1
1
1
1
0
1
0
1
0
0
0
0
0
0
0
u6/c2
12
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
5
u8
14
d1
d1
d1
d1
d1
d1
d1
d1
d2
d2
d2
d2
d2
d2
d2
d2
±A±B±C±D
A+B+C+D
–A + B + C + D
A–B+C+D
–A – B + C + D
A+B–C+D
–A + B – C + D
A–B–C+D
–A – B – C + D
A+B+C–D
–A + B + C – D
A–B+C–D
–A – B + C – D
A+B–C–D
–A + B – C – D
A–B–C–D
–A – B – C – D
u7/d2
13
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
u8/d1
14
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
Таблица 2
Выходы
S2
S1
15
16
0
0
0
1
1
0
1
0
0
0
0
1
0
1
1
0
0
0
0
1
1
0
0
0
0
0
0
1
1
0
1
0
0
0
0
1
1
0
0
0
0
1
BY 14629 C1 2011.08.30
u1/a2
7
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
u2/a1
8
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
u3/b2
9
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
Входы
u4/b1
u5/c1
10
11
0
1
0
1
0
1
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
1
0
1
0
0
0
0
0
0
1
0
1
0
1
0
1
1
1
1
1
1
1
0
1
0
1
0
0
0
0
0
0
0
0
1
0
1
0
1
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
1
0
1
0
0
0
0
0
0
1
0
1
0
1
0
u6/c2
12
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
6
u7/d2
13
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
Продолжение табл. 2
Выходы
u8/d1
S2
S1
14
15
16
0
0
1
1
1
0
0
0
0
0
0
0
1
0
1
0
1
0
0
0
1
1
1
0
0
0
0
0
0
0
1
0
1
0
1
0
0
1
0
1
0
0
0
0
1
0
1
0
1
0
0
0
0
1
0
0
1
1
1
0
0
0
0
0
0
0
1
0
1
0
1
0
0
0
0
1
0
1
0
1
0
0
1
0
1
0
0
0
0
1
0
0
1
1
1
0
0
0
0
0
1
0
1
0
0
0
0
1
0
0
1
1
1
0
0
0
0
0
0
0
1
0
1
0
1
0
0
0
0
1
0
1
0
1
0
BY 14629 C1 2011.08.30
u1/a2
7
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
u2/a1
8
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
u3/b2
9
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
Входы
u4/b1
u5/c1
10
11
1
1
1
1
1
1
1
0
1
0
1
0
0
0
0
0
0
0
0
1
0
1
0
1
0
0
0
0
0
0
u6/c2
12
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
u7/d2
13
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
Источники информации:
1. Патент РБ 7000, МПК G 06 F 7/49, 2005.
2. Патент РБ 12003, МПК G 06 F 7/38, 2009 (прототип).
Национальный центр интеллектуальной собственности.
220034, г. Минск, ул. Козлова, 20.
7
Продолжение табл. 2
Выходы
u8/d1
S2
S1
14
15
16
0
1
0
1
0
0
0
0
1
0
0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
0
1
0
1
0
1
0
0
1
0
1
0
0
0
0
1
Документ
Категория
Без категории
Просмотров
0
Размер файла
154 Кб
Теги
by14629, патент
1/--страниц
Пожаловаться на содержимое документа