close

Вход

Забыли?

вход по аккаунту

?

Патент BY15002

код для вставкиСкачать
ОПИСАНИЕ
ИЗОБРЕТЕНИЯ
К ПАТЕНТУ
РЕСПУБЛИКА БЕЛАРУСЬ
(46) 2011.10.30
(12)
(51) МПК
НАЦИОНАЛЬНЫЙ ЦЕНТР
ИНТЕЛЛЕКТУАЛЬНОЙ
СОБСТВЕННОСТИ
(54)
G 06F 7/38
(2006.01)
ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО ПО МОДУЛЮ ТРИ
(21) Номер заявки: a 20100047
(22) 2010.01.14
(43) 2010.08.30
(71) Заявитель: Белорусский государственный университет (BY)
(72) Авторы: СУПРУН Валерий Павлович; ГОРОДЕЦКИЙ Данила Андреевич (BY)
BY 15002 C1 2011.10.30
BY (11) 15002
(13) C1
(19)
(73) Патентообладатель: Белорусский государственный университет (BY)
(56) BY a20071651, 2009.
BY 3706 C1, 2000.
BY 12003 C1, 2009.
BY 12201 C1, 2009.
SU 1798777 A1, 1993.
SU 1827671 A1, 1993.
(57)
Вычислительное устройство по модулю три, содержащее элемент ИСКЛЮЧАЮЩЕЕ
ИЛИ и элемент И, выход которого соединен с выходом устройства "равно двум" результата, а первый вход соединен со входом устройства "равно единице" показателя степени,
отличающееся тем, что содержит первый и второй элементы ИСКЛЮЧАЮЩЕЕ ИЛИ с
порогом два, первый вход первого элемента из которых соединен со входом устройства
"равно двум" первого операнда и с первым и вторым входами второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, третий вход которого соединен со входом устройства
"равно единице" первого операнда и со вторым и третьим входами первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, четвертый вход которого соединен со входом
устройства "равно двум" второго операнда и с четвертым и пятым входами второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, шестой вход которого соединен со входом
устройства "равно единице" второго операнда и с пятым и шестым входами первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, выход которого соединен с первым входом
элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с выходом второго
элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и со вторым входом элемента И, выход
которого соединен с третьим входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого
соединен с выходом устройства "равно единице" результата.
BY 15002 C1 2011.10.30
Изобретение относится к области вычислительной техники, автоматики и микроэлектроники и может быть использовано для построения систем передачи и переработки дискретной информации, построения систем аппаратного контроля, а также для построения
вычислительных устройств, реализующих алгоритмы модулярной арифметики, и цифровых устройств, работающих в системе остаточных классов.
Известен сумматор по модулю три, содержащий мажоритарный элемент с порогом
два, два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, четыре входа и два выхода [1]. Недостатком
сумматора по модулю три являются низкие функциональные возможности, так как он не
выполняет операцию (А + В)C = S (mod 3).
Известный сумматор, как и заявляемое устройство, содержит элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с выходом устройства "равно единице" результата.
Наиболее близким по конструкции и функциональным возможностям техническим
решением к предлагаемому устройству является вычислительное устройство по модулю
три, содержащее два мажоритарных элемента с порогом два, два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент И, пять входов и два выхода [2].
Недостатком вычислительного устройства является низкое быстродействие, определяемое глубиной схемы и равное 4τ, где τ - задержка на логический элемент.
Устройство-прототип, как и заявляемое устройство, содержит элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и элемент И, выход которого соединен с выходом устройства "равно двум"
результата.
Изобретение направлено на решение технической задачи повышения быстродействия
вычислительного устройства при реализации операции (А + В)C = S (mod 3).
Вычислительное устройство по модулю три содержит элемент ИСКЛЮЧАЮЩЕЕ
ИЛИ и элемент И, выход которого соединен с выходом устройства "равно двум" результата, а первый вход соединен со входом устройства "равно единице" показателя степени.
В отличие от прототипа устройство содержит первый и второй элементы ИСКЛЮЧАЮЩЕЕСЯ ИЛИ с порогом два, первый вход первого элемента из которых соединен со
входом устройства "равно двум" первого операнда и с первым и вторым входами второго
элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два.
Третий вход второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два соединен со
входом устройства "равно единице" первого операнда и со вторым и третьим входами
первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два.
Четвертый вход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два соединен со
входом устройства "равно двум" второго операнда и с четвертым и пятым входами второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два.
Шестой вход второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два соединен с
входом устройства "равно единице" второго операнда и с пятым и шестым входами первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два.
Выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два соединен с первым
входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с выходом
второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и со вторым входом элемента И.
Выход элемента И соединен с третьим входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с выходом устройства "равно единице" результата.
Основной технический результат изобретения заключается в повышении быстродействия (уменьшения глубины логической схемы) вычислительного устройства при выполнении операции (А + В)С = S (mod 3). Названный эффект достигается путем введения в
схему вычислительного устройства двух элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом
два и изменением соединений между логическими элементами схемы устройствапрототипа.
2
BY 15002 C1 2011.10.30
На фигуре представлена схема вычислительного устройства по модулю три, работа
которого описывается таблицей истинности (таблица).
Вычислительное устройство по модулю три содержит два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два 1 и 2, элемент И 3, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 4, пять
входов 5,…, 9 и два выхода 10 и 11.
Первый и второй операнды A, B, а также показатель степени C задаются двухразрядными двоичными кодами A = (a1,a2), B = (b1,b2) и C = (c1,c2), где a1,b1,c1 - первые (младшие) разряды операндов и показателя степени; a2,b2,с2 - вторые (старшие) разряды
операндов и показателя степени, т.е. A = a1 + 2a2, B = b1 + 2b2 и C = c1 + 2c2.
В соответствии с выбранным модулем P = 3 показатель и основание степени могут принимать значения 0 (00), 1 (01), 2 (10). Результат выполнения операции (A + B)C = S (mod 3)
задается двухразрядным двоичным кодом S = (s1,s2), где S = s1 + 2s2.
Входы
Выходы
Двоичный код резульДвоичный код перво- Двоичный код вто- Двоичный код покатата выполнения опего операнда
рого операнда
зателя степени
рации
A = (a1,a2)
B = (b1,b2)
C = (c1,c2)
S = (s1,s2)
a2
a1
b2
b1
c2
c1
s2
s1
5
6
7
8
9
11
10
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
1
0
0
0
0
0
0
1
0
0
0
1
0
0
0
1
0
1
0
1
0
0
0
1
1
0
0
1
0
0
1
0
0
0
0
1
0
0
1
0
0
1
1
0
0
0
1
0
1
0
0
1
0
1
0
0
0
0
0
1
0
1
0
0
0
1
0
1
0
1
0
0
1
0
0
1
0
1
0
1
0
0
0
1
0
1
0
1
0
1
1
0
0
1
0
1
1
0
0
1
0
1
1
0
0
0
0
0
0
1
1
0
0
1
0
0
0
1
1
0
1
0
0
0
1
0
0
0
0
0
0
1
1
0
0
0
0
1
1
0
1
0
0
0
1
0
0
1
1
0
0
1
0
0
0
0
1
0
0
1
0
1
0
0
1
0
0
1
1
0
0
0
1
0
1
0
0
0
0
1
1
0
1
0
0
1
0
1
1
0
1
0
1
0
0
1
На входы 6 и 8 устройства подаются значения младших разрядов al,bl первого A и второго операндов B соответственно; на входы 5 и 7 - значения старших разрядов a2,b2 перво3
BY 15002 C1 2011.10.30
го A и второго B операндов соответственно, на вход 9 - значение младшего разряда с1 показателя степени C, на выходе 10 устройства реализуется младший разряд s1, на выходе
11 - старший разряд s2 результата выполнения операции (А + В)C = S (mod 3).
Логическая схема вычислительного устройства по модулю три (фигура) синтезирована на основе использования следующих аналитических представлений логических функций S1 и S2:
1, если f1 (a1, a 2 , b1, b 2 ) + f 2 (a1, a 2 , b1, b 2 ) + S2 = 1;
S1 = 
0 − в противном случае,
S2 = f2(a1,a2,b1,b2)⋅c1 ,
где
1, если 2a1 + a 2 + 2b1 + b 2 = 2;
f1 (a1 , a 2 , b1 , b 2 ) = 
0 − в противном случае,
1, если a1 + 2a 2 + b1 + 2b 2 = 2;
f 2 (a1 , a 2 , b1 , b 2 ) = 
0 − в противном случае.
Значения логических функций S1 и S2, описывающих работу вычислительного устройства по модулю три, приведены в таблице истинности.
Отметим, что при реализации операции возведения в степень возникает неопределенность типа 00. Так как в модулярной арифметике 0 = p (mod p), то 00 = pp = 0 (mod p). Следовательно, здесь полагаем, что 00 = 0 (mod3).
Основным достоинством вычислительного устройства по модулю три является высокое быстродействие, определяемое глубиной схемы и равное 3τ, где τ - задержка на логический элемент.
К дополнительным достоинствам устройства относятся: 1) число внешних выводов,
равное 7; 2) небольшая конструктивная сложность (по числу входов логических элементов), равная 17.
Источники информации:
1. А.с. СССР 1830528, МПК G 06F 7/49, 1993.
2. Заявка на патент РБ a20071651, МПК G 06F 7/00, 2009 (прототип).
Национальный центр интеллектуальной собственности.
220034, г. Минск, ул. Козлова, 20.
4
Документ
Категория
Без категории
Просмотров
0
Размер файла
97 Кб
Теги
патент, by15002
1/--страниц
Пожаловаться на содержимое документа