close

Вход

Забыли?

вход по аккаунту

?

Патент BY15363

код для вставкиСкачать
ОПИСАНИЕ
ИЗОБРЕТЕНИЯ
К ПАТЕНТУ
РЕСПУБЛИКА БЕЛАРУСЬ
(46) 2012.02.28
(12)
(51) МПК
НАЦИОНАЛЬНЫЙ ЦЕНТР
ИНТЕЛЛЕКТУАЛЬНОЙ
СОБСТВЕННОСТИ
(54)
H 03K 19/0948 (2006.01)
ИНТЕГРАЛЬНАЯ МИКРОСХЕМА
(21) Номер заявки: a 20090052
(22) 2009.01.15
(43) 2010.08.30
(71) Заявитель: Открытое акционерное
общество "ИНТЕГРАЛ" (BY)
(72) Авторы: Сякерский Валентин Степанович; Белоус Виктор Анатольевич; Листопадов Андрей Викторович; Дрозд Сергей Евгеньевич (BY)
BY 15363 C1 2012.02.28
BY (11) 15363
(13) C1
(19)
(73) Патентообладатель: Открытое акционерное общество "ИНТЕГРАЛ" (BY)
(56) JP 3154424 A, 1991.
BY 2337 C1, 1998.
JP 1041521 A, 1989.
JP 10028046 A, 1998.
US 5444392 A, 1995.
(57)
Интегральная микросхема, реализующая логическую функцию инверсии, содержащая
первый полевой транзистор первого типа проводимости и второй полевой транзистор второго типа проводимости, причем затворы этих транзисторов соединены с информационным входом микросхемы, исток первого полевого транзистора первого типа
проводимости соединен с положительной шиной питания микросхемы, его сток соединен
с выходом микросхемы и стоком второго полевого транзистора второго типа проводимости, исток которого соединен с общей шиной питания, отличающаяся тем, что содержит
защитное управляющее устройство, первый и второй дополнительные транзисторы первого типа проводимости, причем исток первого дополнительного транзистора первого типа
проводимости соединен с положительной шиной питания микросхемы, затвор соединен с
выходом защитного управляющего устройства, вход которого соединен с входом управления режимом записи-чтения ячеек встроенной электрически перепрограммируемой памяти микросхемы EEPROM, а его сток соединен с истоком второго дополнительного
транзистора первого типа проводимости, сток которого соединен с выходом микросхемы,
а затвор соединен с информационным входом микросхемы.
Фиг. 1
BY 15363 C1 2012.02.28
Изобретение относится к области микроэлектроники, в частности к конструкции и
схемотехнике интегральных КМОП-микросхем, в том числе как к микросхемам динамической оперативной (DRAM) памяти, так и к цифровым и аналоговым микросхемам, содержащим в своем составе блоки встроенных (embaded) однократно или многократно
электрически перепрограммируемых запоминающих устройств (ЭППЗУ или EEPROM).
Изобретение также может быть использовано при проектировании и изготовлении различных радиоэлектронных устройств, содержащих перепрограммируемые элементы памяти.
Отличительной особенностью широко известных [1] КМОП-микросхем со встроенными блоками E2PROM является необходимость использования при их эксплуатации как
минимум двух типов (номиналов) напряжений - стандартного напряжения питания +VCC
(обычно 3,0 или 5,0 В) и повышенного VEE (обычно от 10 до 20 В), которые необходимо
подавать на специальные или универсальные выводы микросхемы только при осуществлении процесса записи (перезаписи) информации во внутренний встроенный (embaded)
блок ячеек памяти. В большинстве современных БИС ЭППЗУ и БИС микроконтроллеров
со встроенной перепрограммируемой памятью с целью сокращения количества выводов
корпуса микросхемы используется только один положительный вывод питания (3 или
5 В), а высокое напряжение формируется уже внутри кристалла специальными блокамиумножителями напряжения.
Например, интегральная схема микроконтроллера выполняет набор стандартных логических и (или) арифметических операций (И-НЕ, ИЛИ-НЕ, сложения, умножения и
т.д.), при этом часть необходимых для вычислений численных значений различных коэффициентов, параметров, данных берутся из внутренней памяти этого же микроконтроллера [2]. При выполнении процедуры "стирания" предыдущей информации или записи
новой информации (данных, коэффициентов, индексов и т.д.) во внутреннюю память на
соответствующую управляющую шину встроенного блока памяти (или на высоковольтный вывод микросхемы) подается высокое (до 20 В) напряжение. Поскольку полупроводниковая подложка микросхемы является общей для логических элементов и элементов
встроенной памяти, независимо от того, подается это напряжение непосредственно на
подложку или нет, оно в любом случае вносит электрические возмущения (кратковременные "всплески" напряжения) в работу стандартных логических элементов и блоков и приводит к известному эффекту кратковременного электрического перенапряжения подложки
микросхемы. Поэтому в большинстве стандартных электронных устройств обычно вводятся временные ограничения на работу логических блоков ИС во время обращения к
встроенной памяти.
Очевидно, что этот недостаток известных интегральных микросхем со встроенными
блоками ячеек памяти ухудшает их производительность (быстродействие), ограничивает
их функциональные возможности, уменьшает надежность их работы в составе радиоэлектронных систем и устройств.
Проблема усугубляется для случая, когда на входы подобной КМОП схемы поступают
логические сигналы, отличные по уровням от стандартных КМОП-уровней, например от
биполярной микросхемы ТТЛШ или И2Л-типа.
Аналогичная задача возникает в динамических ОЗУ (DRAM) так же, как и в E2PROM,
принадлежащих к классу микросхем памяти. Здесь обычно требуется алгоритмическим
или аппаратным путем выбирать один из двух вариантов: либо DRAM, работающую с
входными TTL-уровнями, либо DRAM, работающую с входными CMOS-уровнями.
В известных из уровня техники средствах решения этой задачи [3] предлагается аппаратный метод: путем введения в структуру кристалла микросхемы дополнительной площадки (на каждый информационный вход - одна дополнительная площадка), стандартного
инвертора, дополнительного транзистора p-типа проходного транзисторного ключа и цепи
2
BY 15363 C1 2012.02.28
транзисторных инверторов обеспечивается аппаратная реализация алгоритма выбора одного из двух вариантов логических уровней - биполярного ТТЛ или КМОП.
Известное устройство [3] (фиг. 1) содержит стандартный инвертор на транзисторах 1,
2, дополнительный транзистор 3 p-типа, проходной ключ на паре n-канального 5 и
p-канального 4 транзисторов и последовательно соединенную цепь инверторов 7, 8, связанных с дополнительной площадкой 6, причем истоки основного 1 и дополнительного 3
p-канальных транзисторов соединены с положительной шиной питания, их затворы соединены с информационным входом IN устройства, затвор n-канального транзистора 5
проходного ключа соединен с выходом первого дополнительного инвертора 7, затвор второго дополнительного p-канального транзистора 4 проходного ключа соединен с выходом
второго логического инвертора 8, стоки дополнительных транзисторов 4, 5 проходного
ключа соединены с выходом устройства, исток n-канального транзистора 2 базового инвертора соединен с общей шиной, выходом OUT устройства и со стоками транзисторов 4,
5 проходного ключа, причем затвор n-канального транзистора 5 соединен с выходом первого инвертора 7, а затвор p-канального транзистора 4 соединен с выходом второго инвертора 8, вход первого инвертора 7 соединен с дополнительной площадкой 6.
Кратко опишем работу этого устройства.
Если в случае использования 5 В питания на дополнительную площадку C постоянно
подавать высокий логический уровень "1" (например, "разварить" ее на вывод шины питания 5В+ , что обычно и делается на практике), и n-канальный транзистор 5, и
n-канальный транзистор 6 проходного ключа будут заперты, соответственно будет заперт
и дополнительный транзистор 3. В этом случае базовый инвертор на транзисторах 1, 2 на
выходе устройства OUT формирует сигналы стандартных ТТЛ - логических уровней, которые поступают дальше на управление логикой DRAM (схемы обрамления записи/считывания и др.).
Если же на дополнительную площадку 6 постоянно подавать во время работы низкий
уровень напряжения (аналогично соединив ее с нулевым выводом микросхемы), то данное
устройство будет формировать на выходе сигналы с "чистыми" КМОП-уровнями. Действительно, в этом случае оба плеча 4, 5 проходного ключа открыты, открывается дополнительный транзистор 3. Выбирая соотношение ширин каналов этого транзистора 3 и
транзисторов 1, 2 базового инвертора, можно не только обеспечивать стандартные КМОПуровни, но и любые требуемые нестандартные (это решение давно известно и более 20 лет
используется схемотехниками-практиками).
Недостаток этого решения: поскольку для DRAM основные технико-экономические
характеристики (цена прежде всего) определяются размером (площадью) кристалла, а
каждая дополнительная площадка приводит к увеличению площади и к потере примерно
цента цены, а по сути изобретения таких площадок надо столько, сколько используется
информационных входов. Например, для параллельного 32-разрядного DRAM потребуется 32 дополнительные площадки, что практически удваивает площадь кристалла. Если же
использовать на кристалле только одну общую площадку (схемотехническими методами
это реализуемо), то возникают проблемы с разводкой металлизированных шин соединений выходов общих инверторов 7 и 8 с транзисторами 4, 5 проходных ключей для каждого информационного входа микросхемы.
Поэтому в кристаллах DRAM-памяти фирмы-заявителя "Мицубиси" до сих пор в
большинстве известных случаев используется техническое решение, взятое заявителем
патента Озаки Нидееки в качестве прототипа и представленное на фиг. 2 в тексте описания патента [3]. Здесь вместо дополнительной по патенту площадки 6 в цепи инверторов
7, 8 и пары транзисторов 4, 5 применяется плавкая перемычка 9, включенная последовательно между стоком p-канального транзистора 3 и выходом OUT. Если перемычку пережечь, устройство работает с TTL-уровнями, если не пережигать - с КМОП-уровнями.
3
BY 15363 C1 2012.02.28
На фиг. 4 патента-прототипа [3] в графической форме представлена переходная (передаточная) характеристика устройства, где сплошная кривая характеризует TTL-уровни,
пунктирная - КМОП-уровни относительно поступающих на информационный выход JNсигналов.
Однако данное техническое решение не решает основную проблему микроэлектронных устройств со встроенными блоками E2PROM - обеспечение надежности работы микросхем в моменты кратковременного увеличения потенциала подложки, обусловленные
как несанкционированными кратковременными увеличениями ("всплесками") питающего
напряжения, так и процессами перезаписи информации в блоках встроенной электрически
перепрограммируемой постоянной памяти.
Задачей предлагаемого изобретения является создание интегральной схемы повышенной надежности, устойчивой к воздействию кратковременных электрических перенапряжений (увеличению потенциала) на подложку микросхемы.
Задача решается путем введения в конструкцию микросхемы двух компенсирующих
p-канальных МОП-транзисторов и защитного управляющего устройства, которое анализирует ситуацию и формирует необходимый управляющий сигнал в случае возникновения
критической разности потенциалов между подложкой n-типа и рабочими областями транзисторов логических блоков, обусловленной кратковременным несанкционированным повышением ("всплеском") основного питающего напряжения VCC или подачей высокого
напряжения VEE в процессе перезаписи информации в ячейки EEPROM, расположенные
на этом же кристалле микросхемы.
На фиг. 1 представлена электрическая схема устройства выбора одного из двух возможных режимов работы микросхемы динамической памяти.
На фиг. 2 представлена электрическая схема (а) и эскиз вертикальной структуры (б)
стандартного КМОП-инвертора на транзисторах 1, 2 прототипа.
На фиг. 3 показаны вольт-амперные характеристики транзистора VT1 в нормальном
режиме (A) и в режиме повышения потенциала подложки (B).
На фиг. 4 показана заявленная интегральная схема с компенсацией эффекта электрического перенапряжения подложки микросхемы.
Поясним сказанное на конкретном примере. Так, на фиг. 2(а) представлена известная
электрическая схема стандартного КМОП-инвертора, входящего в состав микросхемы как
прототипа, так и заявляемого устройства, содержащего первый транзистор p-типа проводимости VT1 и второй транзистор n-типа VT2; на фиг. 2(б) представлен эскиз вертикального сечения структуры этого инвертора. Поскольку VT1 сформирован непосредственно в
подложке N-типа проводимости, а VT2 сформирован в области p-типа, сформированной в
этой подложке, очевидно, что даже незначительное кратковременное повышение потенциала подложки приводит к изменению величины порогового напряжения транзистора
VT1.
На фиг. 3 показаны вольт-амперные характеристики транзистора VT1, где VtSP - пороговое напряжение VT1 в обычном рабочем режиме (кривая A), когда на подложке находится потенциал +VCC, а VtSP - новое значение порогового напряжения, учитывающее
увеличение потенциала подложки микросхемы в режиме обращения к ячейке встроенной
памяти (кривая B).
Очевидно, что даже кратковременное увеличение потенциала n-подложки (высоковольтная помеха) изменит пороговое напряжение VT1, а если при этом сигнал, поступающий на вход инвертора, соответствует, например, уровню ТТЛ, то микросхема не будет
выполнять свою логическую функцию - инверсию входного сигнала.
На этой упрощенной вольт-амперной характеристике кривая A характеризует величину тока, протекающего через транзистор VT1 в зависимости от величины напряжения
между истоком и затвором: VCC - типовое напряжение питания, VtSP - пороговое напряжение VT1 (при типовом VCC). Кривая B представляет собой результирующую зависимость
4
BY 15363 C1 2012.02.28
I = f(V) при увеличении потенциала подложки. Здесь отмечено численное значение нового
уровня порогового напряжения VtSP. Как видно, если входное напряжение VIN соответствует значению логического нуля, для некоторого значения, равного разнице (VCC - VIN),
может возникнуть ситуация, когда величина рабочего тока уменьшится ниже минимального допустимого значения, необходимого для обеспечения нормальной работы микросхемы, при VtSP.
Интегральная микросхема, реализующая логическую функцию инверсии, содержит
первый полевой транзистор первого типа проводимости и второй полевой транзистор второго типа проводимости, причем затворы этих транзисторов соединены с информационным входом микросхемы, исток первого полевого транзистора первого типа
проводимости соединен с положительной шиной питания микросхемы, его сток соединен
с выходом микросхемы и стоком второго полевого транзистора второго типа проводимости, исток которого соединен с общей шиной питания, отличающаяся тем, что содержит
защитное управляющее устройство, первый и второй дополнительные транзисторы первого типа проводимости, причем исток первого дополнительного транзистора первого типа
проводимости соединен с положительной шиной питания микросхемы, затвор соединен с
выходом защитного управляющего устройства, вход которого соединен с входом управления режимом записи-чтения ячеек встроенной электрически перепрограммируемой памяти микросхемы EEPROM, а его сток соединен с истоком второго дополнительного
транзистора первого типа проводимости, сток которого соединен с выходом микросхемы,
а затвор соединен с информационным входом микросхемы.
Конструкция интегральной микросхемы инвертора [3] известна, однако сравнение
свойств заявленного и известного технических решений показало, что именно введение в
известную конструкцию первого и второго дополнительных транзисторов первого типа
проводимости и защитного управляющего устройства позволяет повысить надежность
функционирования интегральной микросхемы за счет исключения (компенсации) эффекта
влияния электрических перенапряжений (повышения потенциала) подложки, возникающих как при несанкционированных повышениях питающего напряжения, так и при подаче повышенных напряжений, необходимых для организации процессов перезаписи
информации в ячейках блока встроенной в микросхемы электрически перепрограммируемой внутренней памяти типа EEPROM.
На фиг. 4 представлена интегральная микросхема с компенсацией эффекта электрического перенапряжения подложки, поясняющая сущность предлагаемого изобретения. В
этой микросхеме, также реализующей логическую функцию инверсии, содержащей первый полевой транзистор первого типа (p-типа) проводимости VT1 и второй транзистор
второго типа (n-типа) проводимости VT2, причем затворы этих транзисторов соединены с
информационным входом VIN микросхемы и с затвором второго дополнительного
p-канального транзистора VT4, исток первого полевого транзистора VT1 соединен с положительной шиной питания VCC микросхемы, его сток соединен со стоком второго дополнительного p-канального транзистора VT4, с выходом VOUT микросхемы и с истоком
транзистора VT2, сток которого соединен с общей шиной 0V, причем исток первого дополнительного p-канального транзистора VT3 соединен с положительной шиной питания
VCC, его сток соединен с истоком второго дополнительного p-канального транзистора
VT4, затвор которого соединен с информационным входом VIN затворами транзисторов
VT1 и VT2, а затвор первого дополнительного p-канального транзистора VT3 соединен с
выходом (W) защитного управляющего устройства A, вход которого соединен со входом
разрешающего сигнала записи/чтения R/Ŵ микросхемы.
Как следует из анализа фиг. 4, предложено схемотехническое решение, обеспечивающее надежное функционирование микросхемы даже во время реализации цикла режимов
записи (стирания) информации во встроенную в этот же кристалл внутреннюю память
E2PROM.
5
BY 15363 C1 2012.02.28
Сущность заявляемого решения заключается во введении в состав микросхемы двух
p-канальных транзисторов VT3, VT4 и защитного управляющего устройства A, которое в
процессе записи (считывания) по внешнему сигналу R/W формирует соответствующий
внутренний управляющий сигнал (W) в случае возникновения критической разницы потенциалов между подложкой n-типа и рабочими областями активной структуры транзисторов VT1, VT2.
В режимах записи (стирания) устройство A посредством управляющего сигнала R/W
делает проводящим или блокирует транзистор VT3 в зависимости от появления или отсутствия на подложке предельного напряжения. Цепь активных p-канальных транзисторов
VT3-VT4 обеспечивает появление необходимого дополнительного тока только в режиме
записи и обеспечивает их отключение в нормальном рабочем режиме.
Фактически последовательная цепь транзисторов VT3-VT4 включается параллельно
между положительной шиной питания и стоком VT1 таким образом, что VT4 открывается
одновременно с VT2 (затворы VT1, VT2 и VT4 объединены), увеличивая выходной ток
каскада в нужный момент.
Затвор транзистора VT3 управляется сигналом W, формируемым устройством A, таким образом, что VT3 открывается только в случае повышения потенциала подложки
(W = 0B), что обычно происходит в режиме записи. В обычном рабочем режиме W = 3-5 B
и транзистор VT3 блокирован (закрыт).
Рассмотрим работу этой микросхемы еще более детально. Когда напряжение на входе
микросхемы VIN соответствует уровню логической "1", транзистор VT2 открыт, а транзистор VT1 блокирован (закрыт). Поскольку транзистор VT2 сформирован в p-области, соединенной с общей шиной "земля", на его режим не влияет наличие на подложке
повышенного напряжения, а транзистор VT4 выключен и цепь VT3-VT4 не выдает "ток
подкачки" на выход схемы. Когда входное напряжение VIN соответствует уровню логического "0", а сигнал W соответствует низкому логическому уровню, на подложку подается
повышенное напряжение, которое ухудшает условия работы транзистора VT1 - резко
уменьшается выходной ток в силу вышеизложенных причин (фиг. 3). В это же время
включается цепь транзисторов VT3-VT4, которая обеспечивает дополнительный ток, необходимый и достаточный для перевода выхода КМОП-инвертора в состояние логической
"1", что и требуется. Геометрические параметры VT3 и VT4 (соотношение длины и ширины затвора) легко рассчитываются стандартными программами САПР БИС для каждого
конкретного случая реализации микросхемы в заданном конструктивно-технологическом
базисе.
Исследования тестовых кристаллов КМОП БИС с EEPROM, изготовленных на основе
предложенного схемотехнического решения базового КМОП-элемента, подтвердили их
работоспособность в широком диапазоне изменения питающих напряжений логических
блоков КМОП в режимах перепрограммирования тестовых ячеек EEPROM.
Как следует из описания, предложенное в изобретении техническое решение легко
применимо при реализации и других логических функций - ИЛИ, ИЛИ-НЕ, исключающее
ИЛИ и т.д.
В качестве управляющего устройства A в составе интегральной микросхемы целесообразно использовать один общий стандартный блок управления чтением/записью (R/Ŵ),
который имеется в составе любой КМОП-микросхемы со встроенным блоком E2PROM.
Управляющий сигнал W от этого блока передается по поверхности кристалла к дополнительным транзисторам основных логических блоков микросхемы с помощью систем
металлизированных проводников межсоединений, аналогично другим управляющим и
информационным шинам.
Поскольку введение дополнительных компенсирующих транзисторов также приводит
к увеличению площади кристалла (в десятки раз меньшему, чем у прототипа), одна из эффективных областей применения предложенного технического решения - микросхемы для
6
BY 15363 C1 2012.02.28
микропроцессорных пластиковых карточек. В этом классе микросхем основной объем
кристалла занимает блок E2PROM, а логические схемы управления занимают от 10 до
30 % площади кристалла. Также для этих микросхем характерны жесткие условия работы
в части питающих напряжений и наводимых электромагнитных полей, обусловливающих
несанкционированные повышения потенциалов подложки.
Источники информации:
1. Майская В.А. Микроконтроллеры. Везде, где только можно вообразить // Электроника - наука, технология, бизнес. - M.: Европолиграфик. - 2007. - № 6. - С. 16-25.
2. Романова И.В. Микроконтроллеры фирмы ATMEL // Электроника - наука, технология, бизнес. - M.: Европолиграфик. - 2007. - № 6. - С. 26-42.
3. Патент JP3154424(A) (прототип).
Фиг. 2
Фиг. 3
Фиг. 4
Национальный центр интеллектуальной собственности.
220034, г. Минск, ул. Козлова, 20.
7
Документ
Категория
Без категории
Просмотров
0
Размер файла
123 Кб
Теги
by15363, патент
1/--страниц
Пожаловаться на содержимое документа