close

Вход

Забыли?

вход по аккаунту

?

Патент BY15443

код для вставкиСкачать
ОПИСАНИЕ
ИЗОБРЕТЕНИЯ
К ПАТЕНТУ
РЕСПУБЛИКА БЕЛАРУСЬ
(46) 2012.02.28
(12)
(51) МПК
НАЦИОНАЛЬНЫЙ ЦЕНТР
ИНТЕЛЛЕКТУАЛЬНОЙ
СОБСТВЕННОСТИ
(54)
BY (11) 15443
(13) C1
(19)
G 06F 7/38
(2006.01)
СУММАТОР УНИТАРНЫХ КОДОВ ПО МОДУЛЮ ТРИ
(21) Номер заявки: a 20100609
(22) 2010.04.22
(43) 2010.10.30
(71) Заявитель: Белорусский государственный университет (BY)
(72) Авторы: Супрун Валерий Павлович;
Городецкий Данила Андреевич (BY)
(73) Патентообладатель: Белорусский
государственный университет (BY)
(56) BY a20081321, 2009.
BY a20090648, 2009.
BY a20090796, 2009.
BY 12200 C1, 2009.
BY 5093 C1, 2003.
RU 2090924 C1, 1997.
SU 1153324 A, 1985.
SU 1830528 A1, 1993.
BY 15443 C1 2012.02.28
(57)
Сумматор унитарных кодов по модулю три, содержащий первый, второй и третий
элементы ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, выход i-го из которых, где i = 1, 2, 3,
соединен с выходом сумматора "равно i-1", вход которого "равно нулю" первого операнда
соединен с первым и вторым входами второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, третий и четвертый входы которого соединены со входом сумматора "равно нулю" второго операнда и с первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с
порогом два, второй и третий входы которого соединены со входом сумматора "равно
двум" первого операнда и с пятым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с
порогом два, шестой вход которого соединен с четвертым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с первым входом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, причем второй вход третьего элемента ИСКЛЮЧАЮЩЕЕ
BY 15443 C1 2012.02.28
ИЛИ с порогом два соединен со входом сумматора "равно двум" первого операнда, вход
сумматора "равно двум" второго операнда соединен с пятым входом первого элемента
ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, шестой вход которого соединен со входом сумматора "равно нулю" первого операнда и с первым инверсным входом третьего элемента
ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, второй инверсный вход которого соединен со
входом сумматора "равно нулю" второго операнда.
Изобретение относится к области вычислительной техники и микроэлектроники и
может быть использовано для построения средств аппаратурного контроля и цифровых
устройств, работающих в системе остаточных классов.
Известен сумматор унитарных кодов по модулю три, который содержит три элемента
ИЛИ, три элемента РАВНОЗНАЧНОСТЬ, шесть входов и три выхода [1]. Сложность сумматора (по числу входов логических элементов) равна 12, а быстродействие, определяемое
глубиной схемы, составляет 2τ, где τ - задержка на логический элемент. Число внешних
выводов сумматора равно 9.
Недостатками известного сумматора являются низкое быстродействие и большое число внешних выводов.
Наиболее близким по функциональным возможностям и конструкции техническим
решением к предлагаемому является сумматор унитарных кодов по модулю три, который
содержит три элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, пять входов и три выхода
[2]. Сложность сумматора равна 18, а быстродействие составляет τ, где τ - задержка на логический элемент.
Недостатком сумматора-прототипа является высокая конструктивная сложность.
Сумматор-прототип, как и заявляемый сумматор, содержит три элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, выход i-го (i = 1, 2, 3) из которых соединен с выходом
сумматора "равно i-1" результата сложения.
Изобретение направлено на решение технической задачи понижения конструктивной
сложности (по числу входов логических элементов) сумматора унитарных кодов по модулю три.
Сумматор унитарных кодов по модулю три содержит первый, второй и третий элементы ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, выход i-го из которых, где i = 1, 2, 3, соединен с выходом сумматора "равно i-1".
Вход сумматора "равно нулю" первого операнда соединен с первым и вторым входами
второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, третий и четвертый входы которого соединены с входом сумматора "равно нулю" второго операнда и с первым входом
первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два.
Второй и третий входы первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два соединены с входом сумматора "равно двум" первого операнда и с пятым входом второго
элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два.
Шестой вход второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два соединен с
четвертым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с первым
входом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два.
Причем второй вход третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два соединен с входом сумматора "равно двум" первого операнда.
Вход сумматора "равно двум" второго операнда соединен с пятым входом первого
элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два.
Шестой вход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два соединен с
входом сумматора "равно нулю" первого операнда и с первым инверсным входом третьего
элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, второй инверсный вход которого соединен с входом сумматора "равно нулю" второго операнда.
2
BY 15443 C1 2012.02.28
Основной технический результат изобретения заключается в уменьшении конструктивной сложности (по числу входов логических элементов) сумматора унитарных кодов
по модулю три. Названный эффект достигается путем изменения соединений между элементами логической схемы.
На фигуре представлена схема сумматора унитарных кодов по модулю три. Сумматор
содержит три элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два 1, 2 и 3, четыре входа 4…7
и три выхода 8, 9 и 10.
Сумматор унитарных кодов по модулю три работает следующим образом. На входы 4
и 6 сумматора поступают разряды "равно нулю" и "равно двум" унитарного кода первого
операнда A = (a0,a1,a2), на входы 5 и 7 - разряды "равно нулю" и "равно двум" унитарного
кода второго операнда B = (b0,b1,b2), где a0,a1,a2,b0,b1,b2 ∈ {0, 1}. При этом ak = 1 и bk = 1
тогда и только тогда, когда A = k (mod 3) и B = k (mod 3), где k = 0, 1, 2.
На выходах 8, 9 и 10 сумматора формируется унитарный двоичный код результата
выполнения операции сложения A + B = S (mod 3), где S = (s0,sl,s2) и s0,s1,s2 ∈ {0,1}. Здесь
sk = 1 тогда и только тогда, когда A + B = k (mod 3), где k = 0, 1, 2.
Логические функции S0, S1, S2, реализуемые на выходах сумматора унитарных кодов
по модулю три, представлены посредством таблицы истинности.
Входы
Унитарный код первого
Унитарный код второго
операнда A(a0,a1,a2)
операнда B(b0,b1,b2)
a0
a1
a2
b0
b1
b2
4
6
5
7
1
0
0
1
0
0
1
0
0
0
1
0
1
0
0
0
0
1
0
1
0
1
0
0
0
1
0
0
1
0
0
1
0
0
0
1
0
0
1
1
0
0
0
0
1
0
1
0
0
0
1
0
0
1
Выходы
Унитарный код результата
сложения S(s0,s1,s2)
s0
s1
s2
8
9
10
1
0
0
0
1
0
0
0
1
0
1
0
0
0
1
1
0
0
0
0
1
1
0
0
0
1
0
Логическая схема сумматора (фигура) синтезирована на основе применения следующих аналитических представлений функций S0, S1, S2, зависящих от переменных a0, a2, b0, b2:
1, если a 0 + 2a 2 + b 0 + 2b 2 = 2;
S0 = 
0 − в противном случае,
1, если 2a 0 + a 2 + 2b 0 + b 2 = 2;
S1 = 
0 − в противном случае,
1, если a 0 + a 2 + b 0 + b 2 = 2;
S2 = 
0 − в противном случае.
Отметим, что аналитическое представление логической функции S2 можно переписать
в равносильном виде
1, если a 0 + b 0 = a 2 + b 2 ;
S2 = 
0 − в противном случае.
Основным достоинством сумматора унитарных кодов по модулю три является низкая
конструктивная сложность, равная 16 (сложность сумматора-прототипа равна 18).
3
BY 15443 C1 2012.02.28
Кроме того, сумматор имеет семь внешних выводов, а сумматор-прототип - восемь.
При этом быстродействие сумматора совпадает с быстродействием сумматора-прототипа.
Источники информации:
1. Патент РБ 3270, МПК G 06F 7/49, 2000.
2. Заявка на патент РБ a20081321, МПК G 06F 7/38, 2009 (прототип).
Национальный центр интеллектуальной собственности.
220034, г. Минск, ул. Козлова, 20.
4
Документ
Категория
Без категории
Просмотров
0
Размер файла
82 Кб
Теги
by15443, патент
1/--страниц
Пожаловаться на содержимое документа