close

Вход

Забыли?

вход по аккаунту

?

Патент BY15508

код для вставкиСкачать
ОПИСАНИЕ
ИЗОБРЕТЕНИЯ
К ПАТЕНТУ
РЕСПУБЛИКА БЕЛАРУСЬ
(46) 2012.02.28
(12)
(51) МПК
НАЦИОНАЛЬНЫЙ ЦЕНТР
ИНТЕЛЛЕКТУАЛЬНОЙ
СОБСТВЕННОСТИ
(54)
G 06F 7/38
(2006.01)
ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО ПО МОДУЛЮ ТРИ
(21) Номер заявки: a 20091178
(22) 2009.07.31
(43) 2011.04.30
(71) Заявитель: Государственное научное
учреждение "Объединенный институт проблем информатики Национальной академии наук Беларуси"
(BY)
(72) Авторы: Бибило Петр Николаевич;
Городецкий Данила Андреевич (BY)
BY 15508 C1 2012.02.28
BY (11) 15508
(13) C1
(19)
(73) Патентообладатель: Государственное
научное учреждение "Объединенный
институт
проблем
информатики
Национальной академии наук Беларуси" (BY)
(56) SU 1830528 A1, 1993.
BY 3706 C1, 2000.
BY 5093 C1, 2003.
BY a20071526, 2008.
RU 2021630 C1, 1994.
RU 2090924 C1, 1997.
SU 1827671 A1, 1993.
(57)
Вычислительное устройство по модулю три, содержащее два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, отличающееся тем, что содержит два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с
порогом два, два элемента ИЛИ и два элемента И, первый вход i-го, где i = 1,2, элемента
из которых соединен с младшим входом i-го показателя степени устройства, а второй вход
- со старшим входом i-го основания степени устройства и с первым входом
i-го элемента ИЛИ, второй вход которого соединен с младшим входом i-го основания степени, а выход - с первым входом i-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с выходом i-го элемента И и с i-м входом i-го элемента
ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, (i + 2)-й вход второго элемента из которых соединен с выходом i-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а (i + 4)-й вход соединен с выходом i-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и с (i + 2)-м входом первого элемента
ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, (i + 4)-й вход которого соединен с выходом i-го
элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с младшим разрядом выхода
устройства, старший разряд которого соединен с выходом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два.
BY 15508 C1 2012.02.28
Изобретение относится к области вычислительной техники и автоматики и может
быть использовано для построения систем передачи и переработки дискретной информации.
Известен сумматор по модулю три, содержащий два элемента РАВНОЗНАЧНОСТЬ,
два элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА, четыре входа и два выхода [1]. Недостатком сумматора по модулю три являются низкие функциональные возможности, так как он
не выполняет операцию AB + CD = S (mod 3).
Наиболее близким по конструкции и функциональным возможностям техническим
решением к предлагаемому является сумматор по модулю три [2], содержащий мажоритарный элемент с порогом два, два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, четыре входа и два
выхода. Недостатком сумматора по модулю три являются низкие функциональные возможности, так как он не выполняет операцию AB + CD = S (mod 3). Как и предлагаемое
изобретение, сумматор содержит два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ.
Задачей изобретения является расширение функциональных возможностей сумматора
по модулю три за счет выполнения операции AB + CD = S (mod 3).
Вычислительное устройство по модулю три содержит два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ.
В отличие от прототипа устройство содержит два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с
порогом два, два элемента ИЛИ и два элемента И. Первый вход i-го, где i = 1,2, элемента
И соединен с младшим входом i-го показателя степени устройства, а второй вход - со
старшим входом i-го основания степени устройства и с первым входом i-го элемента
ИЛИ. Второй вход i-го элемента ИЛИ соединен с младшим входом i-го основания степени, а выход - с первым входом i-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ. Второй вход i-го
элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с выходом i-го элемента И и с i-м входом i-го
элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, (i + 2)-й вход второго элемента из которых соединен с выходом i-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а (i + 4)-й вход соединен
с выходом i-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и с (i + 2)-м входом первого элемента
ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, (i + 4)-й вход которого соединен с выходом i-го
элемента ИСКЛЮЧАЮЩЕЕ ИЛИ. Выход i-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с младшим разрядом выхода устройства, старший разряд которого соединен с выходом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два.
Основной технический результат предлагаемого изобретения заключается в расширении функциональных возможностей сумматора по модулю три. Названный эффект достигается путем введения в схему сумматора новых логических элементов (элементов И,
элементов ИЛИ и элементов ИСЛЮЧАЮЩЕЕ ИЛИ с порогом два).
На чертеже (фигура) представлена схема вычислительного устройства по модулю три.
Вычислительное устройство по модулю три включает в себя два элемента ИЛИ 1 и 2,
два элемента И 3 и 4, два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 5 и 6, два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два 7 и 8, шесть входов 9, …, 14 и два выхода 15 и 16.
Основания степеней A и C и их показатели B и D соответственно задаются двухразрядными двоичными векторами A = (a2,a1), B = (b2,b1), C = (c2,c1) и D = (d2,d1), где a2,b2,c2 и
d2 - старшие разряды, a1,b1,c1 и d1 - младшие разряды, т.е. A = a1 + 2a2, B = b1 + 2b2,
C = c1 + 2c2 и D = d1 + 2d2.
В соответствии с выбранным модулем P = 3 основания степеней и их показатели могут принимать значения 0 (00), 1 (01), 2 (10). Результат выполнения операции AB + CD = S
(mod 3) задается двухразрядным двоичным кодом S = (s2,s1), где S = s1 + 2s2.
На входы 9 и 10 поступают двоичные переменные a1 и a2, а на 12 и 13 - c1 и c2, представляющие собой младшие и старшие разряды первого A = (a2,a1) и второго C = (c2,c1)
оснований степеней соответственно. На входы 11 и 14 поступают двоичные переменные
b1 и d1, представляющие собой младшие разряды первого и второго показателей степеней
B = (b2,b1) и D = (d2,d1) соответственно. На выходах устройства 15 и 16 реализуются логи2
BY 15508 C1 2012.02.28
ческие функции s1 и s2, где s1 - младший разряд, s2 - старший разряд результата выполнения операции AB + CD = S (mod 3).
Логическая схема вычислительного устройства по модулю три синтезирована по следующим аналитическим представлениям функций s1 и s2:
1, если h 1 + 2g 1 + h 2 + 2g 2 = 2;
1, если 2h 1 + g 1 + 2h 2 + g 2 = 2;
s2 = 
s1 = 
 0 − в противном случае,
 0 − в противном случае,
где
f1 = a 1 ∨ a 2 ,
f 2 = c1 ∨ c 2 ,
g1 = a 2 ⋅ b 2 ,
f 2 = c 2 ⋅ d1 ,
1, если f1 + g1 = 1;
h1 = 
 0 − в противном случае,
Двоичный код
первого основания степени
A = (a2,a1)
a2
a1
10
9
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1, если f 2 + g 2 = 1;
h2 = 
 0 − в противном случае,
Вычислительное устройство по модулю три
Входы
Выходы
Двоичный код
Двоичный код
Двоичный код
Двоичный код
первого показа- второго основа- второго показа- результата вытеля степени
ния степени
теля степени
полнения операB = (b2,b1)
C = (c2,c1)
D = (d2,d1)
ции S = (s2,s1)
b2
b2
c2
c1
d2
d1
s2
s1
11
13
12
14
16
15
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
0
3
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
0
1
0
0
0
1
1
1
1
0
1
0
0
0
1
1
1
1
BY 15508 C1 2012.02.28
Двоичный код
первого основания степени
A = (a2,a1)
0
0
0
0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
Входы
Двоичный код
Двоичный код
первого показа- второго основателя степени
ния степени
B = (b2,b1)
C = (c2,c1)
1
0
1
0
1
0
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
0
0
1
0
0
0
1
0
0
1
0
0
0
1
0
0
0
1
0
0
1
0
0
0
1
0
0
0
1
0
0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
1
0
0
1
1
0
0
1
1
0
1
0
0
0
1
0
0
0
1
0
0
0
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
0
0
1
0
0
0
1
0
0
1
0
0
0
1
0
0
0
1
0
0
1
0
0
0
1
0
0
0
1
0
0
0
1
0
1
0
1
0
1
4
Продолжение таблицы
Выходы
Двоичный код
Двоичный код
второго показа- результата вытеля степени
полнения операD = (d2,d1)
ции S = (s2,s1)
0
1
1
0
1
0
0
1
0
0
0
1
0
1
0
1
1
0
0
1
0
0
1
0
0
1
1
0
1
0
1
0
0
0
1
0
0
1
0
0
1
0
1
0
0
0
0
1
0
1
0
1
1
0
0
1
0
0
1
0
0
1
1
0
1
0
1
0
0
0
1
0
0
1
0
0
1
0
1
0
0
0
0
1
0
1
0
1
1
0
0
1
0
0
1
0
0
1
1
0
1
0
1
0
0
0
1
0
0
1
0
0
1
0
1
0
0
0
0
1
0
1
0
1
1
0
0
1
0
0
0
0
0
1
1
0
1
0
1
0
0
0
1
0
0
1
0
0
1
0
1
0
0
0
1
0
0
1
1
0
1
0
1
0
0
0
0
0
0
1
0
0
BY 15508 C1 2012.02.28
Двоичный код
первого основания степени
A = (a2,a1)
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
Входы
Двоичный код
Двоичный код
первого показа- второго основателя степени
ния степени
B = (b2,b1)
C = (c2,c1)
0
1
0
1
0
1
1
0
0
1
1
0
0
1
1
0
1
0
0
0
1
0
0
0
1
0
0
0
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
Продолжение таблицы
Выходы
Двоичный код
Двоичный код
второго показа- результата вытеля степени
полнения операD = (d2,d1)
ции S = (s2,s1)
1
0
0
0
0
0
0
0
0
1
0
1
1
0
0
0
0
0
0
1
0
1
0
1
1
0
0
1
0
0
1
0
0
1
1
0
1
0
1
0
0
0
1
0
0
1
0
0
1
0
1
0
Таблица истинности логических функций s1 и s2 описывает работу вычислительного
устройства по модулю три.
Отметим, что при реализации операции возведения в степень возникает неопределенность вида 0°. Так как в модулярной арифметике 0 = p (mod p), то 0° = pp = 0 (mod p). Следовательно, здесь 0° = 0 (mod 3).
Достоинствами вычислительного устройства являются высокие функциональные возможности, так оно выполняет операцию AB + CD = S (mod 3). К дополнительным достоинствам можно отнести: а) высокое быстродействие, определяемое глубиной схемы, которое
составляет 3τ; б) небольшое число внешних выводов, равное 8. Конструктивная сложность устройства (по числу входов логических элементов) равна 24.
Источники информации:
1. Патент РФ 2018927, МПК G 06F 7/49 // БИ. - 1994.
2. А.с. СССР 1830528, МПК G 06F 7/49 // БИ. -1993 (прототип).
Национальный центр интеллектуальной собственности.
220034, г. Минск, ул. Козлова, 20.
5
Документ
Категория
Без категории
Просмотров
0
Размер файла
162 Кб
Теги
by15508, патент
1/--страниц
Пожаловаться на содержимое документа