close

Вход

Забыли?

вход по аккаунту

?

Патент BY15724

код для вставкиСкачать
ОПИСАНИЕ
ИЗОБРЕТЕНИЯ
К ПАТЕНТУ
РЕСПУБЛИКА БЕЛАРУСЬ
(46) 2012.04.30
(12)
(51) МПК
НАЦИОНАЛЬНЫЙ ЦЕНТР
ИНТЕЛЛЕКТУАЛЬНОЙ
СОБСТВЕННОСТИ
(54)
BY (11) 15724
(13) C1
(19)
G 06F 7/38
(2006.01)
СУММАТОР УНИТАРНЫХ КОДОВ ПО МОДУЛЮ ТРИ
(21) Номер заявки: a 20100639
(22) 2010.04.27
(43) 2010.10.30
(71) Заявитель: Белорусский государственный университет (BY)
(72) Авторы: Супрун Валерий Павлович;
Городецкий Данила Андреевич
(BY)
(73) Патентообладатель: Белорусский государственный университет (BY)
(56) BY а20081321, 2009.
BY a20090648, 2009.
BY 2473 C1, 1998.
BY 3674 C1, 2000.
SU 1798777 A1, 1993.
BY 15724 C1 2012.04.30
(57)
Сумматор унитарных кодов по модулю три, содержащий первый, второй и третий элементы ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, выход i-го из которых, где i = 1, 2, 3, соединен с выходом сумматора "равно i-1"; вход сумматора "равно нулю" первого операнда
соединен с первым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, второй вход которого соединен со входом сумматора "равно нулю" второго операнда; вход
сумматора "равно единице" первого операнда соединен с первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, вход сумматора "равно двум" первого операнда соединен с первым входом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два,
второй вход которого соединен со входом сумматора "равно двум" второго операнда, при
этом вход сумматора "равно единице" второго операнда соединен со вторым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с первым инверсным входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, второй инверсный вход которого
BY 15724 C1 2012.04.30
соединен со входом сумматора "равно единице" первого операнда; вход сумматора "равно
нулю" первого операнда соединен с первым инверсным входом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, второй инверсный вход которого соединен со входом сумматора "равно нулю" второго операнда; вход сумматора "равно двум" первого
операнда соединен с первым инверсным входом первого элемента ИСКЛЮЧАЮЩЕЕ
ИЛИ с порогом два, второй инверсный вход которого соединен со входом сумматора
"равно двум" второго операнда.
Изобретение относится к области вычислительной техники и микроэлектроники и
может быть использовано для построения средств аппаратурного контроля и цифровых
устройств, работающих в системе остаточных классов.
Известен сумматор унитарных кодов по модулю три, который содержит три элемента
ИЛИ, три элемента РАВНОЗНАЧНОСТЬ, шесть входов и три выхода [1]. Сложность сумматора (по числу входов логических элементов) равна 12, а быстродействие, определяемое
глубиной схемы, составляет 2τ, где τ - задержка на логический элемент.
Недостатком известного сумматора унитарных кодов по модулю три является низкое
быстродействие.
Наиболее близким по функциональным возможностям и конструкции техническим
решением к предлагаемому является сумматор унитарных кодов по модулю три, который
содержит три элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, пять входов и три выхода
[2]. Сложность сумматора равна 18, а быстродействие составляет τ, где τ - задержка на логический элемент.
Недостатком сумматора-прототипа является высокая конструктивная сложность.
Сумматор-прототип, как и заявляемый сумматор, содержит три элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, выход i-го (i = 1, 2, 3) из которых соединен с выходом
сумматора "равно i-1" результата сложения.
Изобретение направлено на решение технической задачи: понижение конструктивной
сложности сумматора унитарных кодов по модулю три.
Сумматор унитарных кодов по модулю три содержит первый, второй и третий элементы ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, выход i-го из которых, где i = 1, 2, 3, соединен с выходом сумматора "равно i-1".
Вход сумматора "равно нулю" первого операнда соединен с первым входом второго
элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, второй вход которого соединен со входом сумматора "равно нулю" второго операнда.
Вход сумматора "равно единице" первого операнда соединен с первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, вход сумматора "равно двум" первого операнда соединен с первым входом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с
порогом два, второй вход которого соединен со входом сумматора "равно двум" второго
операнда.
При этом вход сумматора "равно единице" второго операнда соединен со вторым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с первым инверсным входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, второй инверсный вход
которого соединен со входом сумматора "равно единице" первого операнда.
Вход сумматора "равно нулю" первого операнда соединен с первым инверсным входом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, второй инверсный вход
которого соединен со входом сумматора "равно нулю" второго операнда.
Вход сумматора "равно двум" первого операнда соединен с первым инверсным входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, второй инверсный вход которого соединен со входом сумматора "равно двум" второго операнда.
2
BY 15724 C1 2012.04.30
Основной технический результат изобретения заключается в уменьшении конструктивной сложности (по числу входов логических элементов) сумматора унитарных кодов
по модулю три. Названный эффект достигается путем изменения соединений между элементами логической схемы.
На чертеже (фигура) представлена логическая схема сумматора унитарных кодов по
модулю три. Сумматор содержит три элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два 1, 2
и 3, шесть входов 4…9 и три выхода 10, 11 и 12.
Сумматор унитарных кодов по модулю три работает следующим образом. На входы 4,
6 и 8 сумматора поступают разряды "равно нулю", "равно единице" и "равно двум" унитарного двоичного кода первого операнда A = (a0,a1,a2), на входы 5, 7 и 9 - разряды "равно
нулю", "равно единице" и "равно двум" унитарного двоичного кода второго операнда
B = (b0, b1, b2), где a0, a1, a2, b0, b1, b2∈{0, 1}. Здесь ak = 1 и bk = 1 тогда и только тогда, когда A = k(mod 3) и B = k(mod 3), где k = 0, 1, 2.
На выходах 11, 10 и 12 сумматора формируется унитарный двоичный код результата
выполнения операции сложения A + B = S(mod 3), где S = (s0, s1, s2) и s0,s1,s2∈{0, 1}. При
этом sk = 1 тогда и только тогда, когда A + B = k(mod 3), где k = 0, 1, 2.
Логические функции S0,S1,S2, реализуемые на выходах сумматора унитарных кодов по
модулю три, представлены посредством таблицы истинности (таблица).
Сумматор унитарных кодов по модулю три
входы
выходы
Унитарный двоичный код
Унитарный двоичный код
Унитарный двоичный код
первого операнда A(a0,a1,a2) второго операнда B(b0,b1,b2)
результата сложения
S(s0,s1,s2)
a0
a1
a2
b0
b1
b2
S0
S1
S2
4
6
8
5
7
9
11
10
12
1
0
0
1
0
0
1
0
0
1
0
0
0
1
0
0
1
0
1
0
0
0
0
1
0
0
1
0
1
0
1
0
0
0
1
0
0
1
0
0
1
0
0
0
1
0
1
0
0
0
1
1
0
0
0
0
1
1
0
0
0
0
1
0
0
1
0
1
0
1
0
0
0
0
1
0
0
1
0
1
0
Логическая схема сумматора (фигура) синтезирована на основе применения следующих аналитических представлений функций S0, S1, S2, зависящих от переменных a0, a1, a2,
b0, b1, b2:
1, если a 1 + a 2 + b1 + b 2 = 2;
S0 = 
0 − в противном случае,
1, если a 0 + a 1 + b 0 + b1 = 2;
S1 = 
0 − в противном случае,
1, если a 0 + a 2 + b 0 + b 2 = 3;
S2 = 
0 − в противном случае.
Отметим, что аналитическое представление логических функций S0, Sl, S2 можно переписать в равносильном виде:
3
BY 15724 C1 2012.04.30
1, если a 1 + b 2 = a 2 + b 2 ;
S0 = 
0 − в противном случае,
1, если a 0 + b 0 = a 1 + b1 ;
S1 = 
0 − в противном случае,
1, если a 0 + b 0 = a 2 + b 2 ;
S2 = 
0 − в противном случае.
Основным достоинством предлагаемого сумматора унитарных кодов по модулю три
является низкая конструктивная сложность, равная 12 (сложность сумматора-прототипа
равна 18).
Дополнительным достоинством сумматора является его быстродействие, которое совпадает с быстродействием сумматора-прототипа.
Источники информации:
1. Патент РБ 3270, МПК G 06 F 7/49, 2000.
2. Заявка на патент РБ а20081321, МПК G 06 F 7/38, 2009 (прототип).
Национальный центр интеллектуальной собственности.
220034, г. Минск, ул. Козлова, 20.
4
Документ
Категория
Без категории
Просмотров
0
Размер файла
88 Кб
Теги
патент, by15724
1/--страниц
Пожаловаться на содержимое документа