close

Вход

Забыли?

вход по аккаунту

?

Патент BY15729

код для вставкиСкачать
ОПИСАНИЕ
ИЗОБРЕТЕНИЯ
К ПАТЕНТУ
РЕСПУБЛИКА БЕЛАРУСЬ
(46) 2012.04.30
(12)
(51) МПК
НАЦИОНАЛЬНЫЙ ЦЕНТР
ИНТЕЛЛЕКТУАЛЬНОЙ
СОБСТВЕННОСТИ
(54)
BY (11) 15729
(13) C1
(19)
G 06F 7/38
(2006.01)
ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО УНИТАРНЫХ КОДОВ
ПО МОДУЛЮ ТРИ
(21) Номер заявки: a 20100634
(22) 2010.04.26
(43) 2010.10.30
(71) Заявитель: Белорусский государственный университет (BY)
(72) Авторы: Супрун Валерий Павлович;
Городецкий Данила Андреевич
(BY)
(73) Патентообладатель: Белорусский государственный университет (BY)
(56) BY a20090796, 2009.
BY a20090769, 2010.
BY a20090649, 2009.
BY a20081321, 2009.
RU 2090924 C1, 1997.
BY 15729 C1 2012.04.30
(57)
Вычислительное устройство унитарных кодов по модулю три, содержащее первый,
второй и третий элементы ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три и первый, второй и третий элементы ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, выход i-го из которых, где i = 1, 2, 3,
соединен с выходом устройства "равно i-1", а первый вход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два - с выходом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с
порогом три и с первым и вторым входами третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с
порогом два, третий вход которого соединен с выходом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три, со вторым входом первого элемента ИСКЛЮЧАЮЩЕЕ
ИЛИ с порогом два и с первым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом
два, второй вход которого соединен с третьим и четвертым входами первого элемента
BY 15729 C1 2012.04.30
ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с выходом второго элемента ИСКЛЮЧАЮЩЕЕ
ИЛИ с порогом три, первый вход которого соединен с первым входом первого элемента
ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три и с входом устройства "равно единице" первого
операнда, вход "равно двум" которого соединен со вторыми и третьими входами первого
и второго элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три; четвертый и пятый входы
первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три соединены со входом устройства "равно единице" второго операнда и с четвертым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три, пятый и шестой входы которого соединены с шестым
входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три и с входом устройства
"равно двум" второго операнда; вход устройства "равно единице" третьего операнда соединен с первым входом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три, второй и третий входы которого соединены со входом устройства "равно двум" третьего
операнда; вход устройства "равно единице" четвертого операнда соединен с четвертым
входом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три, пятый и шестой входы
которого соединены со входом устройства "равно двум" четвертого операнда, при этом
содержит первый и второй элементы ИЛИ, j-й вход первого из которых, где j = 1, 2, соединен со входом устройства "равно нулю" j-го операнда, вход устройства "равно нулю"
(j + 2)-го операнда соединен с j-м входом второго элемента ИЛИ, выход которого соединен с пятым и шестым входами первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два,
с третьим и четвертым входами второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два
и с четвертым и пятым входами третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом
два, шестой вход которого соединен с пятым и шестым входами второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с выходом первого элемента ИЛИ.
Изобретение относится к области вычислительной техники, автоматики и микроэлектроники и может быть использовано для построения систем передачи и переработки дискретной информации, построения систем аппаратного контроля, а также для построения
вычислительных устройств, реализующих алгоритмы модулярной арифметики.
Известно вычислительное устройство унитарных кодов по модулю три, выполняющее
операцию А⋅В + С⋅D = S(mod 3) [1]. Устройство содержит восемь элементов И, три элемента ИЛИ, три элемента РАВНОЗНАЧНОСТЬ, двенадцать входов и три выхода.
Недостатком известного устройства является низкое быстродействие, определяемое
глубиной схемы. Как и изобретение, устройство содержит два элемента ИЛИ.
Наиболее близким по функциональным возможностям и конструкции техническим
решением к предлагаемому является вычислительное устройство унитарных кодов по модулю три, предназначенное для реализации операции А⋅В + С⋅D = S(mod 3) [2].
Устройство-прототип содержит пять элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом
два, три элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три, восемь входов и три выхода.
Недостатком известного устройства является высокая конструктивная сложность (по числу входов логических элементов), равная 44.
Изобретение, как и устройство-прототип, содержит три элемента ИСКЛЮЧАЮЩЕЕ
ИЛИ с порогом три и три элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, выход i-го
элемента из которых, где i = 1, 2, 3, соединен с выходом устройства "равно i-1" результата
выполнения операции А⋅В + С⋅D = S(mod 3).
Изобретение направлено на решение следующей технической задачи: понижение конструктивной сложности вычислительного устройства унитарных кодов по модулю три,
предназначенного для вычисления операции А⋅В + С⋅D = S(mod 3).
Вычислительное устройство унитарных кодов по модулю три содержит первый, второй и третий элементы ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три и первый, второй и третий
2
BY 15729 C1 2012.04.30
элементы ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, выход i-го из которых, где i = 1, 2, 3,
соединен с выходом устройства "равно i-1".
Первый вход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два соединен с выходом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три и с первым и вторым
входами третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два.
Третий вход третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два соединен с выходом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три, со вторым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с первым входом второго
элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два.
Второй вход второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два соединен с
третьим и четвертым входами первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и
с выходом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три.
Первый вход второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три соединен с
первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три и с входом устройства "равно единице" первого операнда, вход "равно двум" которого соединен со вторыми и третьими входами первого и второго элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с
порогом три.
Четвертый и пятый входы первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три
соединены с входом устройства "равно единице" второго операнда и с четвертым входом
второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три.
Пятый и шестой входы второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три соединены с шестым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три и с
входом устройства "равно двум" второго операнда.
Вход устройства "равного единице" третьего операнда соединен с первым входом
третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три, второй и третий входы которого соединены с входом устройства "равно двум" третьего операнда.
Вход устройства "равно единице" четвертого операнда соединен с четвертым входом
третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три, пятый и шестой входы которого соединены с входом устройства "равно двум" четвертого операнда.
При этом устройство содержит первый и второй элементы ИЛИ, j-й вход первого из
которых, где j = 1, 2, соединен с входом устройства "равно нулю" j-го операнда.
Вход устройства "равно нулю" (j + 2)-го операнда соединен с j-м входом второго элемента ИЛИ, выход которого соединен с пятым и шестым входами первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, с третьим и четвертым входами второго элемента
ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с четвертым и пятым входами третьего элемента
ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два.
Шестой вход третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два соединен с
пятым и шестым входами второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с
выходом первого элемента ИЛИ.
Названный технический результат достигается путем использования новых логических элементов (элементов ИЛИ) с последующим изменением соединений между элементами логической схемы устройства.
На фигуре представлена логическая схема вычислительного устройства унитарных
кодов по модулю три.
Вычислительное устройство унитарных кодов по модулю три содержит два элемента
ИЛИ 1 и 2, три элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три 3, 4 и 5, три элемента
ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два 6, 7 и 8, двенадцать входов 9, 10, …, 20 и три выхода 21, 22 и 23.
Устройство, предназначенное для выполнения операции А⋅В + С⋅D = S(mod 3) в унитарных кодах, работает следующим образом.
3
BY 15729 C1 2012.04.30
На входы устройства 9, 13 и 17 поступают разряды "равно нулю", "равно единице" и
"равно двум" унитарного двоичного кода первого операнда A = (a0, al, a2), на входы 10, 14
и 18 - разряды "равно нулю", "равно единице" и "равно двум" унитарного двоичного кода
второго операнда B = (b0, b1, b2), на входы 11, 15 и 19 - разряды "равно нулю", "равно единице" и "равно двум" унитарного двоичного кода третьего операнда С = (с0, с1, с2), на входы 12, 16 и 20 - разряды "равно нулю", "равно единице" и "равно двум" унитарного
двоичного кода четвертого операнда D = (d0, dl, d2), где a0, al, a2, b0, bl, b2, c0, cl, c2, d0, d1,
d2 ∈ {0, l}. При этом ak = 1, bk = 1, ck = l, dk = 1 тогда и только тогда, когда A = k(mod 3),
B = k(mod 3), C = k(mod 3), D = k(mod 3), где k = 0, 1, 2.
На выходах устройства 21, 22 и 23 формируется унитарный двоичный код результата
выполнения операции A⋅B + C⋅D = S(mod 3), где S=(s0, s1, s2) и s0, s1, s2 ∈ {0, 1}. При этом
sk = 1 тогда и только тогда, когда A⋅B + C⋅D = k и k = 0, 1, 2.
Логические функции S0, S1, S2, реализуемые на выходах вычислительного устройства
унитарных кодов по модулю три, представлены посредством таблицы истинности (таблица).
Логическая схема (фигура) устройства для вычисления операции A⋅B + C⋅D = S в унитарных кодах по модулю три синтезирована на основе использования следующих аналитических представлений логических функций S0, S1, S2:
1, если 2f 2 + h1 + 2h 2 + h 3 = 2;
S0 = 
0 − в противном случае,
1, если 2f1 + 2f 2 + h 2 + h 3 = 2;
S1 = 
0 − в противном случае,
1, если f1 + 2f 2 + 2h1 + h 3 = 2;
S2 = 
0 − в противном случае,
где
f1 = a0∨b0, f2 = c0∨d0,
1, если a 1 + 2a 2 + 2b1 + b 2 = 3;
h1 = 
0 − в противном случае,
1, если a1 + 2a 2 + b1 + 2b 2 = 3;
h2 = 
0 − в противном случае,
0, если c1 + 2c 2 + d1 + 2d 2 = 3;
h3 = 
1 − в противном случае.
Основным достоинством вычислительного устройства унитарных кодов по модулю
три является низкая конструктивная сложность, равная 40 (сложность устройствапрототипа равна 44). Быстродействие устройства совпадает с быстродействием устройства-прототипа и составляет 2τ, где τ - задержка на логический элемент.
Источники информации:
1. Патент РБ 9341, МПК G 06F 7/38, 7/48, 2007.
2. Заявка на патент РБ a20090796, МПК G 06F 7/38, 2009 (прототип).
4
BY 15729 C1 2012.04.30
Унитарный
двоичный код
первого операнда A
а0
а1
а2
9
13
17
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
Входы
Унитарный
Унитарный
двоичный код двоичный код
второго опетретьего операнда B
ранда C
b0
b1
b2
c0
c1
c2
10
14
18
11
15
19
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
0
1
0
1
0
0
0
1
0
1
0
0
0
1
0
1
0
0
0
0
1
1
0
0
0
0
1
1
0
0
0
0
1
0
1
0
1
0
0
0
1
0
1
0
0
0
1
0
1
0
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
0
1
0
1
0
0
0
1
0
1
0
0
0
1
0
0
1
1
0
0
0
0
1
1
0
0
0
0
1
1
0
0
0
0
1
0
1
0
0
0
1
0
1
0
0
0
1
0
1
0
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
0
1
0
1
0
0
0
1
0
1
0
0
0
1
0
1
0
0
0
0
1
1
0
0
0
0
1
1
0
0
0
0
1
0
1
0
1
0
0
0
1
0
1
0
0
0
1
0
1
0
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
5
Выходы
Унитарный
двоичУнитарный
двоичный код ный код S результата выполнения
четвертого
операнда D операции A⋅B+C⋅D
d0
d1
d2
S0
S1
S2
12
16
20
21
22
23
1
0
0
1
0
0
0
1
0
1
0
0
0
0
1
1
0
0
1
0
0
1
0
0
0
1
0
0
1
0
0
0
1
0
0
1
1
0
0
1
0
0
0
1
0
0
0
1
0
0
1
0
1
0
1
0
0
1
0
0
0
1
0
1
0
0
0
0
1
1
0
0
1
0
0
1
0
0
0
1
0
0
1
0
0
0
1
0
0
1
1
0
0
1
0
0
0
1
0
0
0
1
0
0
1
0
1
0
1
0
0
1
0
0
0
1
0
1
0
0
0
0
1
1
0
0
1
0
0
1
0
0
0
1
0
0
1
0
0
0
1
0
0
1
1
0
0
1
0
0
0
1
0
0
0
1
0
0
1
0
1
0
1
0
0
1
0
0
0
1
0
1
0
0
0
0
1
1
0
0
1
0
0
1
0
0
0
1
0
0
1
0
0
0
1
0
0
1
1
0
0
1
0
0
0
1
0
0
0
1
0
0
1
0
1
0
1
0
0
0
1
0
0
1
0
0
1
0
0
0
1
0
1
0
1
0
0
0
1
0
0
1
0
0
0
1
0
0
1
1
0
0
BY 15729 C1 2012.04.30
Унитарный
двоичный код
первого операнда A
а0
а1
а2
9
13
17
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
Входы
Унитарный
Унитарный
двоичный код двоичный код
второго опетретьего операнда B
ранда C
b0
b1
b2
c0
c1
c2
10
14
18
11
15
19
0
1
0
0
0
1
0
1
0
0
0
1
0
1
0
0
0
1
0
0
1
1
0
0
0
0
1
1
0
0
0
0
1
1
0
0
0
0
1
0
1
0
0
0
1
0
1
0
0
0
1
0
1
0
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
0
1
0
1
0
0
0
1
0
1
0
0
0
1
0
1
0
0
0
0
1
1
0
0
0
0
1
1
0
0
0
0
1
0
1
0
1
0
0
0
1
0
1
0
0
0
1
0
1
0
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
0
1
0
1
0
0
0
1
0
1
0
0
0
1
0
0
1
1
0
0
0
0
1
1
0
0
0
0
1
1
0
0
0
0
1
0
1
0
0
0
1
0
1
0
0
0
1
0
1
0
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
Продолжение табл.
Выходы
Унитарный Унитарный двоичдвоичный код ный код S результата выполнения
четвертого
операнда D операции A⋅B+C⋅D
d0
d1
d2
S0
S1
S2
12
16
20
21
22
23
1
0
0
0
1
0
0
1
0
1
0
0
0
0
1
0
0
1
1
0
0
0
0
1
0
1
0
0
0
1
0
0
1
0
0
1
1
0
0
0
0
1
0
1
0
1
0
0
0
0
1
0
1
0
1
0
0
0
0
1
0
1
0
0
1
0
0
0
1
1
0
0
1
0
0
1
0
0
0
1
0
1
0
0
0
0
1
1
0
0
1
0
0
1
0
0
0
1
0
0
1
0
0
0
1
0
0
1
1
0
0
1
0
0
0
1
0
0
0
1
0
0
1
0
1
0
1
0
0
0
0
1
0
1
0
0
0
1
0
0
1
0
0
1
1
0
0
0
0
1
0
1
0
1
0
0
0
0
1
0
1
0
1
0
0
0
0
1
0
1
0
0
1
0
0
0
1
1
0
0
1
0
0
0
1
0
0
1
0
0
1
0
0
0
1
0
1
0
1
0
0
0
1
0
0
1
0
0
0
1
0
0
1
1
0
0
1
0
0
0
1
0
0
1
0
1
0
0
0
0
1
0
0
1
Национальный центр интеллектуальной собственности. 220034, г. Минск, ул. Козлова, 20.
6
Документ
Категория
Без категории
Просмотров
0
Размер файла
234 Кб
Теги
by15729, патент
1/--страниц
Пожаловаться на содержимое документа