close

Вход

Забыли?

вход по аккаунту

?

Патент BY16091

код для вставкиСкачать
ОПИСАНИЕ
ИЗОБРЕТЕНИЯ
К ПАТЕНТУ
РЕСПУБЛИКА БЕЛАРУСЬ
(46) 2012.06.30
(12)
(51) МПК
НАЦИОНАЛЬНЫЙ ЦЕНТР
ИНТЕЛЛЕКТУАЛЬНОЙ
СОБСТВЕННОСТИ
(54)
BY (11) 16091
(13) C1
(19)
G 06F 7/00 (2006.01)
G 06F 7/38 (2006.01)
СУММАТОР УНИТАРНЫХ КОДОВ ПО МОДУЛЮ СЕМЬ
(21) Номер заявки: a 20101282
(22) 2010.08.30
(43) 2011.02.28
(71) Заявитель: Белорусский государственный университет (BY)
(72) Авторы: Супрун Валерий Павлович;
Городецкий Данила Андреевич (BY)
(73) Патентообладатель: Белорусский государственный университет (BY)
(56) BY 3704 C1, 2000.
BY 10492 C1, 2008.
BY 9994 C1, 2007.
SU 1603371 A1, 1990.
BY 16091 C1 2012.06.30
(57)
Сумматор унитарных кодов по модулю семь, содержащий семь элементов И, выход iго, где i = 1,2,…,7, из которых соединен с выходом сумматора "равно i - 1" результата
суммы, отличающийся тем, что содержит двадцать один элемент ИСКЛЮЧАЮЩЕЕ
ИЛИ с порогом два, выход (3i + j - 3)-го из которых, где j = 1,2,3, соединен с j-м входом iго элемента И, вход сумматора "равно нулю" k-го операнда, где k = 1,2, соединен с k-м
входом четвертого, седьмого, десятого, тринадцатого, шестнадцатого и девятнадцатого
элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, вход сумматора "равно единице" k-го
операнда соединен с k-м входом первого, одиннадцатого, четырнадцатого, семнадцатого и
двадцатого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с k-м инверсным входом
четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, вход сумматора "равно
двум" k-го операнда соединен с k-м входом второго, пятого, восемнадцатого и двадцать
BY 16091 C1 2012.06.30
первого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с k-м инверсным входом
седьмого и одиннадцатого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, вход сумматора "равно трем" k-го операнда соединен с k-м входом третьего, шестого и восьмого
элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с k-м инверсным входом десятого,
четырнадцатого и восемнадцатого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два,
вход сумматора "равно четырем" k-го операнда соединен с k-м входом девятого и двенадцатого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с k-м инверсным входом
третьего, тринадцатого, семнадцатого и двадцать первого элементов ИСКЛЮЧАЮЩЕЕ
ИЛИ с порогом два, вход сумматора "равно пяти" k-го операнда соединен с k-м входом
пятнадцатого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с k-м инверсным входом
второго, шестого, девятого, шестнадцатого и двадцатого элементов ИСКЛЮЧАЮЩЕЕ
ИЛИ с порогом два, вход сумматора "равно шести" k-го операнда соединен с k-м инверсным входом первого, пятого, восьмого, двенадцатого, пятнадцатого и девятнадцатого
элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два.
Изобретение относится к области вычислительной техники и может быть использовано для построения цифровых устройств, реализующих вычислительные операции модулярной арифметики.
Известен m-операндный сумматор унитарных кодов по модулю k, который при m = 2
и k = 7 содержит сорок девять элементов И, семь элементов ИЛИ, четырнадцать входов и
семь выходов [1]. Сложность сумматора равна 147, а быстродействие составляет 2τ, где τ задержка на логический элемент.
Известный сумматор, как и заявляемый сумматор унитарных кодов по модулю семь,
содержит семь элементов И.
Недостатком известного сумматора является высокая конструктивная сложность.
Наиболее близким по функциональным возможностям и конструкции техническим
решением к предлагаемому сумматору является сумматор унитарных кодов по модулю
семь, который содержит семь элементов ИЛИ, двадцать один элемент РАВНОЗНАЧНОСТЬ, семь элементов И, четырнадцать входов и семь выходов [2]. Сложность сумматора (по числу входов логических элементов) равна 77, а быстродействие, определяемое
глубиной схемы, составляет 3τ, где τ - задержка на логический элемент.
Сумматор-прототип, как и предлагаемый сумматор, содержит семь элементов И, выход i-го из которых, где i = 1,2,…,7, соединен с выходом сумматора "равно i-1" результата
сложения по модулю семь.
Недостатком сумматора-прототипа является низкое быстродействие.
Изобретение направлено на повышение быстродействия (уменьшение глубины логической схемы) сумматора-прототипа.
Сумматор унитарных кодов содержит семь элементов И, выход i-го из которых, где
i = 1,2,…,7, соединен с выходом сумматора "равно i-1" результата сложения.
В отличие от прототипа сумматор содержит двадцать один элемент ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, выход (3i + j-3)-го из которых, где j = 1,2,3, соединен с j-м входом i-го элемента И.
Вход сумматора "равно нулю" k-го операнда, где k = 1,2, соединен с k-м входом четвертого, седьмого, десятого, тринадцатого, шестнадцатого и девятнадцатого элементов
ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два.
Вход сумматора "равно единице" k-го операнда соединен с k-м входом первого, одиннадцатого, четырнадцатого, семнадцатого и двадцатого элементов ИСКЛЮЧАЮЩЕЕ
ИЛИ с порогом два и с k-м инверсным входом четвертого элемента ИСКЛЮЧАЮЩЕЕ
ИЛИ с порогом два.
Вход сумматора "равно двум" k-го операнда соединен с k-м входом второго, пятого,
восемнадцатого и двадцать первого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с
2
BY 16091 C1 2012.06.30
k-м инверсным входом седьмого и одиннадцатого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с
порогом два.
Вход сумматора "равно трем" k-го операнда соединен с k-м входом третьего, шестого
и восьмого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с k-м инверсным входом
десятого, четырнадцатого и восемнадцатого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два.
Вход сумматора "равно четырем" k-го операнда соединен с k-м входом девятого и двенадцатого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с k-м инверсным входом
третьего, тринадцатого, семнадцатого и двадцать первого элементов ИСКЛЮЧАЮЩЕЕ
ИЛИ с порогом два.
Вход сумматора "равно пяти" k-го операнда соединен с k-м входом пятнадцатого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с k-м инверсным входом второго, шестого,
девятого, шестнадцатого и двадцатого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два.
Вход сумматора "равно шести" k-го операнда соединен с k-м инверсным входом первого, пятого, восьмого, двенадцатого, пятнадцатого и девятнадцатого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два.
Основной технический результат изобретения заключается в повышении быстродействия сумматора-прототипа.
Названный эффект достигается путем введения в логическую схему сумматора новых
элементов (элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два) с последующим изменением соединений между элементами логической схемы.
На фиг. 1 представлена схема сумматора унитарных кодов по модулю семь. Сумматор
содержит двадцать один элемент ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два 1,2,…,21, семь
элементов И 22, 23,…,28, четырнадцать входов 29,30,…,42 и семь выходов 43,44,…,49.
Сумматор унитарных кодов по модулю семь работает следующим образом.
На входы 29,30,…,35 сумматора поступают значения разрядов унитарного двоичного
кода первого операнда A = (a0,a1,a2,a3,a4,a5,a6), на входы 36,37,…,42 сумматора - значения
разрядов унитарного двоичного кода второго операнда B = (b0,b1,b2,b3,b4,b5,b6), где
a0,a1,a2,a3,a4,a5,a6, b0,b1,b2,b3,b4,b5,b6 ∈ {0, 1}. При этом ak = 1 и bk = 1 тогда и только тогда,
когда A = k (mod 7) и B = k (mod 7), где k = 0,1,2,…,6.
На выходах 43,44,…,49 сумматора формируется унитарный двоичный код результата
выполнения операции сложения A + B = S (mod 7), где S = (s0,s1,s2,s3,s4,s5,s6) и
s0,s1,s2,s3,s4,s5,s6 ∈ {0, 1}. Здесь sk = 1 тогда и только тогда, когда A + B = k (mod 7) и
k = 0,1,2,…,6.
Логические функции S0,S1,S2,S3,S4,S5,S6, реализуемые на выходах сумматора унитарных кодов по модулю семь, представлены посредством таблицы истинности.
ВХОДЫ
ВЫХОДЫ
Унитарный двоичный код
Унитарный двоичный код
Унитарный двоичный код
первого операнда
второго операнда
результата сложения
A = (a0,a1,a2,a3,a4,a5,a6)
B = (b0,b1,b2,b3,b4,b5,b6)
S = (s0,s1,s2,s3,s4,s5,s6)
a0 a1 a2 a3 a4 a5 a6 b0 b1 b2 b3 b4 b5 b6 s0 s1 s2 s3 s4 s5 s6
29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49
1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0
1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0
1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0
1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0
1 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0
1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0
1 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1
3
BY 16091 C1 2012.06.30
Продолжение табл.
ВХОДЫ
ВЫХОДЫ
Унитарный двоичный код
Унитарный двоичный код
Унитарный двоичный код
первого операнда
второго операнда
результата сложения
A = (a0,a1,a2,a3,a4,a5,a6)
B = (b0,b1,b2,b3,b4,b5,b6)
S = (s0,s1,s2,s3,s4,s5,s6)
a0 a1 a2 a3 a4 a5 a6 b0 b1 b2 b3 b4 b5 b6 s0 s1 s2 s3 s4 s5 s6
29 30 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49
0 1 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0
0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0
0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0
0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0
0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0
0 1 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1
0 1 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 0 0 0
0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0
0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0
0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0
0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0
0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1
0 0 1 0 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0
0 0 1 0 0 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0
0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0
0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0
0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 1 0
0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 1
0 0 0 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0
0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0
0 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0
0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 0 1 0 0
0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 0 0 0 1 0
0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 1
0 0 0 0 1 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0
0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0
0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0
0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0
0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0
0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1
0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0
0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0
0 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0
0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0
0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0
0 0 0 0 0 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 1
0 0 0 0 0 0 1 0 1 0 0 0 0 0 1 0 0 0 0 0 0
0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 1 0 0 0 0 0
0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 1 0 0 0 0
0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 0 0 0
0 0 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 1 0 0
0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 1 0
4
BY 16091 C1 2012.06.30
Логическая схема заявляемого сумматора синтезирована на основе применения следующих аналитических представлений логических функций S0,S1,S2,S3,S4,S5,S6, зависящих
от переменных a0,a1,…,a6,b0,b1,…,b6:
1, если a 1 + b1 + a 6 + b 6 = 2,

1, если a 2 + b 2 + a 5 + b 5 = 2,
S0 = 
1, если a 3 + b 3 + a 4 + b 4 = 2,
0 − в противном случае,

1, если a 0 + b 0 + a 1 + b1 = 2,

1, если a 2 + b 2 + a 6 + b 6 = 2,
S1 = 
1, если a 3 + b 3 + a 5 + b 5 = 2,
0 − в противном случае,

1, если a 0 + b 0 + a 2 + b 2 = 2,

1, если a 3 + b 3 + a 6 + b 6 = 2,
S2 = 
1, если a 4 + b 4 + a 5 + b 5 = 2,
0 − в противном случае,

1, если a 0 + b 0 + a 3 + b 3 = 2,

1, если a1 + b1 + a 2 + b 2 = 2,
S3 = 
1, если a 4 + b 4 + a 6 + b 6 = 2,
0 − в противном случае,

1, если a 0 + b 0 + a 4 + b 4 = 2,

1, если a 1 + b1 + a 3 + b 3 = 2,
S4 = 
1, если a 5 + b 5 + a 6 + b 6 = 2,
0 − в противном случае,

1, если a 0 + b 0 + a 5 + b 5 = 2,

1, если a 1 + b1 + a 4 + b 4 = 2,
S5 = 
1, если a 2 + b 2 + a 3 + b 3 = 2,
0 − в противном случае,

1, если a 0 + b 0 + a 6 + b 6 = 2,

1, если a 1 + b1 + a 5 + b 5 = 2,
S6 = 
1, если a 2 + b 2 + a 4 + b 4 = 2,
0 − в противном случае .

Основным достоинством заявляемого сумматора унитарных кодов по модулю семь
является высокое быстродействие, определяемое глубиной схемы и равное 2τ, где τ - задержка на логический элемент (быстродействие сумматора-прототипа составляет 3τ).
5
BY 16091 C1 2012.06.30
Источники информации:
1. А.с. СССР 1403060, МПК G 06F 7/49, 1988.
2. Патент РБ 3704, МПК G 06F 7/49, 2000 (прототип).
Национальный центр интеллектуальной собственности.
220034, г. Минск, ул. Козлова, 20.
6
Документ
Категория
Без категории
Просмотров
0
Размер файла
148 Кб
Теги
by16091, патент
1/--страниц
Пожаловаться на содержимое документа