close

Вход

Забыли?

вход по аккаунту

?

Патент BY16107

код для вставкиСкачать
ОПИСАНИЕ
ИЗОБРЕТЕНИЯ
К ПАТЕНТУ
РЕСПУБЛИКА БЕЛАРУСЬ
(46) 2012.08.30
(12)
(51) МПК
НАЦИОНАЛЬНЫЙ ЦЕНТР
ИНТЕЛЛЕКТУАЛЬНОЙ
СОБСТВЕННОСТИ
(54)
G 06F 7/38
(2006.01)
ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО ПО МОДУЛЮ ТРИ
(21) Номер заявки: a 20100458
(22) 2010.03.23
(43) 2011.10.30
(71) Заявитель: Государственное научное учреждение "Объединенный
институт проблем информатики
Национальной академии наук Беларуси" (BY)
(72) Авторы: Бибило Петр Николаевич;
Городецкий Данила Андреевич
(BY)
BY 16107 C1 2012.08.30
BY (11) 16107
(13) C1
(19)
(73) Патентообладатель: Государственное
научное учреждение "Объединенный
институт
проблем
информатики
Национальной академии наук Беларуси" (BY)
(56) BY a20071651, 2009.
BY a20090938, 2009.
BY 12200 C1, 2009.
BY 2050 C1, 1998.
RU 2090924 C1, 1997.
(57)
Вычислительное устройство по модулю три, содержащее два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй входы первого элемента из которых соединены с младшими разрядами первого и второго входных операндов; два элемента ИСКЛЮЧАЮЩЕЕ
ИЛИ с порогом два, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом четыре и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом пять, первый и второй входы которого соединены с первыми и вторыми входами первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два,
элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом четыре, первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и с младшими разрядами первого и второго входных операндов; младший разряд третьего операнда соединен с третьими входами первого элемента ИСКЛЮЧАЮЩЕЕ
ИЛИ, первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом четыре и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом пять, четвертый и пятый входы которого соединены с четвертыми и пятыми входами элемента
BY 16107 C1 2012.08.30
ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом четыре, первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с
порогом два, первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и со старшим разрядом первого
входного операнда; старший разряд второго входного операнда соединен с шестым и
седьмым входами первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом четыре
и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом пять, восьмой и девятый входы которого
соединены со старшим разрядом третьего входного операнда и с восьмыми и девятыми
входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом четыре, первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход
которого соединен с первым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй
вход которого соединен с выходом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом
два и с первым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, второй
вход которого соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом пять и с
третьим входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, четвертый вход которого соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом четыре, а выход - с младшим разрядом выхода устройства, старший разряд выхода которого соединен с пятым
входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и с выходом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, третий вход которого соединен с младшим разрядом
показателя степени.
Изобретение относится к области вычислительной техники, автоматики и микроэлектроники и может быть использовано для построения систем передачи и переработки дискретной информации, построения систем аппаратного контроля, а также для построения
вычислительных устройств, реализующих алгоритмы модулярной арифметики, работающих в системе остаточных классов.
Известен сумматор по модулю три, содержащий два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с
порогом два, четыре входа и два выхода [1]. Недостатком сумматора являются низкие функциональные возможности, так как он не выполняет операцию (A + B + C)D = S (mod 3).
Наиболее близким по конструкции и функциональным возможностям техническим
решением к предлагаемому является вычислительное устройство по модулю три [2], содержащее два мажоритарных элемента с порогом два, два элемента ИСКЛЮЧАЮЩЕЕ
ИЛИ и элемент И, пять входов и два выхода. Недостатком известного устройства по модулю три являются низкие функциональные возможности, так как оно не выполняет операцию (A + B + C)D = S (mod 3), и низкое быстродействие, определяемое глубиной схемы,
равное 4τ, где τ - задержка на логический элемент. Как и предлагаемое изобретение,
устройство содержит два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ.
Задачей изобретения является расширение функциональных возможностей известного
устройства по модулю три за счет выполнения операции (A + B + C)D = S (mod 3) и повышение его быстродействия.
Вычислительное устройство по модулю три содержит два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй входы первого элемента из которых соединены с младшими
разрядами первого и второго входных операндов.
Два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, элемент ИСКЛЮЧАЮЩЕЕ
ИЛИ с порогом четыре и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом пять, первый и второй входы которого соединены с первыми и вторыми входами первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом четыре,
первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и с младшими разрядами первого и второго
входных операндов.
2
BY 16107 C1 2012.08.30
Младший разряд третьего операнда соединен с третьими входами первого элемента
ИСКЛЮЧАЮЩЕЕ ИЛИ, первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом четыре и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с
порогом пять, четвертый и пятый входы которого соединены с четвертыми и пятыми входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом четыре, первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и со старшим
разрядом первого входного операнда.
Старший разряд второго входного операнда соединен с шестым и седьмым входами
первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с
порогом два, элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом четыре и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом пять, восьмой и девятый входы которого соединены со старшим разрядом третьего входного операнда и с восьмыми и девятыми входами элемента
ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом четыре, первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с
порогом два и первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с
первым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с выходом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с первым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, второй вход которого
соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом пять и с третьим входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, четвертый вход которого соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ порогом четыре, а выход - с младшим разрядом
выхода устройства, старший разряд выхода которого соединен с пятым входом второго
элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и с выходом второго элемента ИСКЛЮЧАЮЩЕЕ
ИЛИ порогом два, третий вход которого соединен с младшим разрядом показателя степени.
Основной технический результат изобретения заключается в расширении функциональных возможностей вычислительного устройства по модулю три и в повышении его
быстродействия. Названный эффект достигается путем введения в схему устройства двух
элементов ИСЛЮЧАЮЩЕЕ ИЛИ с порогом два, элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом четыре и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом пять.
На чертеже (фигура) представлена схема заявляемого вычислительного устройства по
модулю три.
Вычислительное устройство по модулю три включает в себя два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 1 и 2, два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два 3 и 4, элемент
ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом четыре 5, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом
пять 6, семь входов 7,…,13 и два выхода 14 и 15.
Операнды A, B, C, а также показатель степени D задаются двухразрядными двоичными векторами A = (a2, a1), B = (b2, b1), B = (c2, c1) и D = (d2, d1), где a2, b2, c2 и d2 - старшие
разряды, a1, b1, c1 и d1 - младшие разряды, т.е. A = 2a2 + a1, B = 2b2 + b1, C = 2c2 + c1 и
D = 2d2 + d1.
В соответствии с выбранным модулем P = 3 операнды и показатель степени и могут принимать значения 0 (00), 1 (01), 2 (10). Результат выполнения операции (A + B + C)D = S (mod 3)
задается двухразрядным двоичным кодом S = (s2, s1), где S = 2s2 + s1.
На входы 7 и 8 поступают двоичные переменные а2 и а1, на входы 9 и 10 - переменные
b2 и b1, на входы 11 и 12 - переменные c2 и c1, представляющие старшие и младшие разряды первого A = (a2, a1), второго B = (b2, b1) и третьего C = (c2, c1) входных операндов соответственно. На вход 13 поступает переменная d1, представляющая младший разряд
показателя степени D(d2, d1). На выходах устройства 14 и 15 реализуются логические
функции s1 и s2 - младший и старший разряды функции выхода S = (s2, s1), представляющей результат выполнения операции (A + B + C)D = S (mod 3).
Логическая схема вычислительного устройства по модулю три синтезирована по следующим аналитическим представлениям функций s1 и s2:
3
BY 16107 C1 2012.08.30
1, если g1 + g 2 + g 3 + g 4 + s 2 = 1;
1, если g 2 + g 4 + d1 = 2;
s1 = 
s2 = 
0 − в противном случае,
0 − в противном случае,
1, если 2a 2 + a 1 + 2b 2 + b1 + 2c 2 + c1 = 1;
g1 = 
0 − в противном случае,
1, если 2a 2 + a 1 + 2b 2 + b1 + 2c 2 + c1 = 2;
g2 = 
0 − в противном случае,
1, если 2a 2 + a 1 + 2b 2 + b1 + 2c 2 + c1 = 4;
g3 = 
0 − в противном случае,
1, если 2a 2 + a 1 + 2b 2 + b1 + 2c 2 + c1 = 5;
g4 = 
0 − в противном случае.
Таблица истинности логических функций s1 и s2 описывает работу вычислительного
устройства по модулю три.
Отметим, что при реализации операции возведения в степень возникает неопределенность вида 0°. Так как в модулярной арифметике 0 = p (mod p), то 0° = pp = 0 (mod p). Следовательно, здесь 00 = 0 (mod 3).
Достоинствами заявляемого вычислительного устройства являются широкие функциональные возможности, так как оно выполняет операцию (A + B + C)D = S (mod 3), и высокое быстродействие, определяемое глубиной схемы, равное 3τ. Число внешних выводов
схемы равно 9, а конструктивная сложность (по числу входов логических элементов) - 44.
Вычислительное устройство по модулю три
Входы
Выходы
Первый операнд Второй операнд Третий операнд Показатель сте- Функция выхода
A = (a2, a1)
B(b2, b1)
C(c2, c1)
пени D(d2, d1)
S(s2, s1)
а2
а1
b2
b1
c2
c1
d2
d1
s2
s1
7
8
9
10
11
12
13
15
14
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
0
0
4
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
0
0
0
0
0
1
0
0
0
0
0
1
0
0
0
0
0
1
0
0
0
1
1
1
1
0
1
1
1
1
1
0
1
0
0
0
1
0
BY 16107 C1 2012.08.30
Продолжение таблицы
Входы
Выходы
Первый операнд Второй операнд Третий операнд Показатель степе- Функция выхоA = (a2, a1)
B(b2, b1)
C(c2, c1)
ни D(d2, d1)
да S(s2, s1)
а2
а1
b2
b1
c2
c1
d2
d1
s2
s1
7
8
9
10
11
12
13
15
14
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
'0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
5
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
0
0
0
0
0
0
0
0
0
0
1
0
0
0
0
0
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
0
0
1
0
0
0
1
1
1
1
1
1
1
0
1
0
0
0
1
0
1
0
0
0
1
1
1
0
0
0
1
1
1
1
0
1
1
1
1
0
0
0
1
1
1
BY 16107 C1 2012.08.30
Продолжение таблицы
Входы
Выходы
Первый операнд Второй операнд Третий операнд Показатель степе- Функция выхоA = (a2, a1)
B(b2, b1)
C(c2, c1)
ни D(d2, d1)
да S(s2, s1)
а2
а1
b2
b1
c2
c1
d2
d1
s2
s1
7
8
9
10
11
12
13
15
14
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
Источники информации:
1. Патент РБ 12003, МПК G 06 F 7/38, 2009.
2. Патент РБ 12977, МПК G 06 F 7/00, 2010 (прототип).
Национальный центр интеллектуальной собственности.
220034, г. Минск, ул. Козлова, 20.
6
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
0
0
0
0
0
0
1
0
0
0
0
0
1
0
0
0
0
0
0
0
1
1
1
1
0
1
1
1
1
1
0
1
0
0
0
Документ
Категория
Без категории
Просмотров
0
Размер файла
157 Кб
Теги
by16107, патент
1/--страниц
Пожаловаться на содержимое документа