close

Вход

Забыли?

вход по аккаунту

?

Патент BY16549

код для вставкиСкачать
ОПИСАНИЕ
ИЗОБРЕТЕНИЯ
К ПАТЕНТУ
РЕСПУБЛИКА БЕЛАРУСЬ
(46) 2012.12.30
(12)
(51) МПК
НАЦИОНАЛЬНЫЙ ЦЕНТР
ИНТЕЛЛЕКТУАЛЬНОЙ
СОБСТВЕННОСТИ
(54)
BY (11) 16549
(13) C1
(19)
G 06F 7/38
(2006.01)
ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО ПО МОДУЛЮ ТРИ
(21) Номер заявки: a 20101866
(22) 2010.12.21
(43) 2011.06.30
(71) Заявитель: Белорусский государственный университет (BY)
(72) Автор: Супрун Валерий Павлович
(BY)
(73) Патентообладатель: Белорусский государственный университет (BY)
(56) BY 12201 C1, 2009.
BY a20091427, 2010.
BY 12200 C1, 2009.
BY 2050 C1, 1998.
RU 2090924 C1, 1997.
SU 1827671 A1, 1993.
BY 16549 C1 2012.12.30
(57)
Вычислительное устройство по модулю три, содержащее с первого по четвертый элементы ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, первый вход i-го из которых, где i = 1, 2,
соединен со входом устройства младшего разряда первого операнда, а второй вход - со
входом устройства младшего разряда второго операнда; третий и четвертый входы второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два соединены со входом устройства
старшего разряда первого операнда, а пятый и шестой входы - со входом устройства
старшего разряда второго операнда; первый вход (i + 2)-го элемента ИСКЛЮЧАЮЩЕЕ
ИЛИ с порогом два соединен со входом устройства младшего разряда третьего операнда,
а второй вход - со входом устройства младшего разряда четвертого операнда; третий и
четвертый входы четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два соединены
со входом устройства старшего разряда третьего операнда, а пятый и шестой входы - со
входом устройства старшего разряда четвертого операнда; элемент ИСКЛЮЧАЮЩЕЕ ИЛИ
BY 16549 C1 2012.12.30
с порогом три и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с выходом
устройства младшего разряда результата; выход устройства старшего разряда результата
соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три, первый вход которого соединен с выходом четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с
первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй и третий входы которого соединены с выходом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с первым
инверсным входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три, второй вход которого соединен с выходом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с инверсным входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, четвертый вход которого соединен со
вторым инверсным входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три и с выходом
первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, i-й инверсный вход которого
соединен со входом устройства старшего разряда i-го операнда, а i-й инверсный вход третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два соединен со входом устройства
старшего разряда (i + 2)-го операнда.
Изобретение относится к области вычислительной техники, автоматики и микроэлектроники и может быть использовано для построения систем передачи и обработки дискретной информации, для построения систем аппаратного контроля, а также для
проектирования вычислительных устройств, реализующих алгоритмы модулярной арифметики.
Известен сумматор по модулю три, содержащий два элемента ИСКЛЮЧАЮЩЕЕ
ИЛИ с порогом два, четыре входа и два выхода [1]. Сложность сумматора (по числу входов логических элементов) равна 12.
Сумматор, как и заявляемое вычислительное устройство, содержит два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два.
Недостатком известного сумматора по модулю три являются низкие функциональные
возможности, поскольку сумматор не реализует операцию (A + B)⋅(C + D) = S (mod 3).
Наиболее близким по конструкции и функциональным возможностям техническим
решением к предлагаемому устройству является вычислительное устройство по модулю
три, содержащее четыре элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, два элемента
РАВНОЗНАЧНОСТЬ, восемь входов и два выхода [2]. Устройство-прототип реализует
арифметическую операцию (A + B)⋅(C + D) = S (mod 3).
Известное устройство, как и изобретение, содержит четыре элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два.
Недостатком устройства-прототипа является высокая конструктивная сложность, которая (по числу входов логических элементов) равна 32.
Изобретение направлено на решение технической задачи понижения сложности вычислительного устройства при реализации арифметической операции (A + B)⋅(C + D) =
S (mod 3).
Вычислительное устройство по модулю три содержит с первого по четвертый элементы ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два, первый вход i-го из которых, где i = 1, 2, соединен с входом устройства младшего разряда первого операнда, а второй вход - со
входом устройства младшего разряда второго операнда.
Третий и четвертый входы второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два
соединены с входом устройства старшего разряда первого операнда, а пятый и шестой
входы - со входом устройства старшего разряда второго операнда.
Первый вход (i + 2)-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два соединен со
входом устройства младшего разряда третьего операнда, а второй вход - со входом
устройства младшего разряда четвертого операнда.
2
BY 16549 C1 2012.12.30
Третий и четвертый входы четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом
два соединены со входом устройства старшего разряда третьего операнда, а пятый и шестой входы - со входом устройства старшего разряда четвертого операнда.
Устройство содержит также элемент ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с выходом устройства младшего
разряда результата, выход устройства старшего разряда результата соединен с выходом
элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три.
Первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три соединен с выходом
четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с первым входом элемента
ИСКЛЮЧАЮЩЕЕ ИЛИ, второй и третий входы которого соединены с выходом третьего
элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с первым инверсным входом элемента
ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три.
Второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три соединен с выходом
второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два и с инверсным входом элемента
ИСКЛЮЧАЮЩЕЕ ИЛИ, четвертый вход которого соединен со вторым инверсным входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три и с выходом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два.
Причем i-й инверсный вход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два
соединен со входом устройства старшего разряда i-го операнда, а i-й инверсный вход третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два соединен со входом устройства
старшего разряда (i + 2)-го операнда.
На фигуре представлена логическая схема вычислительного устройства по модулю три.
Вычислительное устройство по модулю три содержит четыре элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом два 1, 2, 3 и 4, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 5, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три 6, восемь входов 7, 8, …, 14 и два выхода 15 и 16.
Входные операнды A, B, C, D задаются двухразрядными двоичными кодами
A = (a1, a2), B = (b1, b2), C = (c1, c2), D = (d1, d2), где a1,b1, c1, d1 - младшие разряды; a2, b2, c2,
d2 - старшие разряды операндов A, B, C, D, т.е. A = a1 + 2a2, B = b1 + 2b2, C = c1 + 2c2 и
D = d1 + 2d2.
В соответствии с выбранным модулем P = 3 операнды могут принимать значения
0 (00), 1 (01), 2 (10). Результат выполнения операции (A + B)⋅(C + D) = S (mod 3) задается
двухразрядным двоичным кодом S = (s1, s2), где S = s1 + 2s2.
На входы 7, 9, 11 и 13 вычислительного устройства подаются значения младших разрядов a1, b1, c1, d1 операндов A, B, C, D соответственно; на входы 8, 10, 12 и 14 - значения
старших разрядов a2, b2, c2, d2 операндов A, B, C, D соответственно. На выходе 15 вычислительного устройства реализуется младший разряд s1, на выходе 16 - старший разряд s2
результата выполнения операции (A + B)⋅(C + D) = S (mod 3).
Логические функции S1 и S2, значения которых совпадают со значениями младшего s1
и старшего s2 разрядов результата выполнения арифметической операции (A + B)⋅(C + D) =
= S (mod 3), описаны посредством таблицы истинности (таблица).
Логическая схема вычислительного устройства по модулю три (фигура) синтезирована по следующим аналитическим представлениям функций S1 и S2:
1, если f1 + f 2 + 2g1 + g 2 = 1;
S1 = 
 0 - в противном случае,
1, если f1 + f 2 + f1 + g 2 = 3;
S2 = 
 0 - в противном случае,
где
1, если a 1 + a 2 + b1 + b 2 = 2;
f1 (a1 , a 2 , b1 , b 2 ) = 
 0 - в противном случае,
3
BY 16549 C1 2012.12.30
1, если a 1 + 2a 2 + b1 + 2b 2 = 2;
f 2 (a 1 , a 2 , b1 , b 2 ) = 
 0 - в противном случае,
1, если c1 + c 2 + d1 + d 2 = 2;
g1 (c1 , c 2 , d1 , d 2 ) = 
 0 - в противном случае,
1, если c1 + 2c 2 + d1 + 2d 2 = 2;
g 2 (c1 , c 2 , d1 , d 2 ) = 
 0 - в противном случае.
Основным достоинством вычислительного устройства по модулю три является небольшая конструктивная сложность, равная 29 (сложность устройства-прототипа равна
32). При этом быстродействие, определяемое глубиной схемы, заявляемого устройства и
быстродействие устройства-прототипа совпадают.
Входы
Выходы
Двоичный код
Двоичный код
Двоичный код
Двоичный код
Двоичный код
первого операнда второго операнда третьего операн- четвертого опе- выходного опеA = a1 + 2a2
B = b1 + 2b2
да C = c1 + 2c2 ранда D = d1 + 2d2 ранда S = s1 + 2s2
a2
a1
b2
b1
c2
c1
d2
d1
S2
S1
8
7
10
9
12
11
14
13
16
15
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
0
1
0
1
0
0
0
0
0
0
0
1
1
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
0
1
0
0
1
0
0
0
0
0
0
1
0
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
1
1
1
0
0
0
1
1
1
0
0
0
0
0
1
0
0
1
0
0
1
0
1
0
0
1
0
0
1
0
0
0
1
0
1
0
1
0
0
0
1
0
1
0
0
0
0
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
0
0
0
1
1
1
0
0
0
0
0
1
0
0
1
0
0
1
0
1
0
0
1
0
0
1
0
0
1
0
1
0
0
0
0
1
0
0
1
0
1
0
1
0
0
4
BY 16549 C1 2012.12.30
Продолжение таблицы
Входы
Выходы
Двоичный код
Двоичный код
Двоичный код
Двоичный код
Двоичный код
первого операнда второго операнда третьего операн- четвертого опе- выходного опеA = a1 + 2a2
B = b1 + 2b2
да C = c1 + 2c2 ранда D = d1 + 2d2 ранда S = s1 + 2s2
a2
a1
b2
b1
c2
c1
d2
d1
S2
S1
8
7
10
9
12
11
14
13
16
15
0
1
0
0
0
0
0
0
0
0
0
1
0
0
0
0
0
1
0
1
0
1
0
0
0
0
1
0
1
0
0
1
0
0
0
1
0
0
0
1
0
1
0
0
0
1
0
1
1
0
0
1
0
0
0
1
1
0
0
0
0
1
0
0
1
0
0
0
1
0
0
1
0
0
1
0
0
1
0
0
0
1
0
0
1
0
1
0
0
1
0
1
0
1
0
0
0
0
0
0
0
1
0
1
0
0
0
1
1
0
0
1
0
1
0
0
1
0
0
1
0
1
0
1
0
1
0
0
1
0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
1
0
0
0
0
1
0
1
1
0
0
0
0
1
0
1
0
1
1
0
0
1
0
0
0
1
0
1
1
0
1
0
1
0
0
1
1
0
0
0
0
0
0
0
0
1
1
0
0
0
0
1
0
0
0
1
1
0
0
0
1
0
0
0
0
1
1
0
0
1
0
0
0
0
0
1
1
0
0
1
0
1
0
0
0
1
1
0
0
1
1
0
0
0
0
1
1
0
1
0
0
0
0
0
0
1
1
0
1
0
0
1
0
0
0
1
1
0
1
0
1
0
0
0
1
0
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
1
1
0
1
0
0
0
0
0
1
0
0
1
1
0
0
0
0
1
0
0
1
0
1
0
0
0
0
1
0
1
0
1
1
0
0
0
0
1
1
0
0
0
1
0
0
0
1
0
0
0
0
1
1
0
0
0
1
0
0
1
0
0
1
0
0
0
1
0
1
0
1
0
1
0
0
1
0
0
0
0
0
0
1
0
0
1
0
0
0
1
0
0
1
0
0
1
0
0
1
0
0
0
1
0
0
1
0
1
0
0
0
0
1
0
0
1
0
1
0
1
0
0
1
0
0
1
0
1
1
0
0
0
1
0
0
1
1
0
0
0
0
0
1
0
0
1
1
0
0
1
0
0
1
0
0
1
1
0
1
0
0
0
5
BY 16549 C1 2012.12.30
Продолжение таблицы
Входы
Выходы
Двоичный код
Двоичный код
Двоичный код
Двоичный код
Двоичный код
первого операнда второго операнда третьего операн- четвертого опе- выходного опеA = a1 + 2a2
B = b1 + 2b2
да C = c1 + 2c2 ранда D = d1 + 2d2 ранда S = s1 + 2s2
a2
a1
b2
b1
c2
c1
d2
d1
S2
S1
8
7
10
9
12
11
14
13
16
15
1
0
1
0
0
0
0
0
0
0
1
0
1
0
0
0
0
1
0
1
1
0
1
0
0
0
1
0
1
0
1
0
1
0
0
1
0
0
0
1
1
0
1
0
0
1
0
1
1
0
1
0
1
0
0
1
1
0
0
0
1
0
1
0
1
0
0
0
1
0
1
0
1
0
1
0
0
1
0
0
1
0
1
0
1
0
1
0
0
1
Источники информации:
1. Патент РБ 12003, МПК G 06F 7/38, 2009.
2. Патент РБ 12201, МПК G 06F 7/38, 2009 (прототип).
Национальный центр интеллектуальной собственности.
220034, г. Минск, ул. Козлова, 20.
6
Документ
Категория
Без категории
Просмотров
0
Размер файла
149 Кб
Теги
патент, by16549
1/--страниц
Пожаловаться на содержимое документа