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[5][_]
Physical
(115/ 408)
[6][_]
2 M
(67)
[7][_]
2-ml
(42)
[8][_]
1 M
(25)
[9][_]
2 l
(23)
[10][_]
de 512 bits
(16)
[11][_]
170 L
(14)
[12][_]
64 bits
(11)
[13][_]
de 4 bits
(9)
[14][_]
512 bits
(8)
[15][_]
66 bits
(8)
[16][_]
4 bits
(8)
[17][_]
2-ul
(7)
[18][_]
1 l
(7)
[19][_]
de 514 bits
(5)
[20][_]
171 L
(5)
[21][_]
1 N
(5)
[22][_]
514 bits
(4)
[23][_]
de 6 bits
(4)
[24][_]
de 64 bits
(4)
[25][_]
6 m
(4)
[26][_]
2 J
(4)
[27][_]
1 J
(4)
[28][_]
3 M
(3)
[29][_]
de 14 bits
(3)
[30][_]
5 L
(3)
[31][_]
2 bits
(3)
[32][_]
5 M
(3)
[33][_]
105 L
(3)
[34][_]
114 L
(3)
[35][_]
2 K
(3)
[36][_]
1024 bits
(2)
[37][_]
-1 ml
(2)
[38][_]
52 J
(2)
[39][_]
4 J
(2)
[40][_]
4 M
(2)
[41][_]
4 N
(2)
[42][_]
10 bits
(2)
[43][_]
13 l
(2)
[44][_]
5 bits
(2)
[45][_]
de 8 bits
(2)
[46][_]
de 66 bits
(2)
[47][_]
2 W
(2)
[48][_]
2 h
(2)
[49][_]
62 M
(2)
[50][_]
de 1024 bits
(2)
[51][_]
1,2 Kbits/s
(1)
[52][_]
.2 m
(1)
[53][_]
200 M
(1)
[54][_]
0 M
(1)
[55][_]
511 M
(1)
[56][_]
1 -2 N
(1)
[57][_]
500 bits
(1)
[58][_]
504 bits
(1)
[59][_]
503 bits
(1)
[60][_]
502 bits
(1)
[61][_]
501 bits
(1)
[62][_]
4 K
(1)
[63][_]
4 L
(1)
[64][_]
1 bit
(1)
[65][_]
4 V
(1)
[66][_]
4 W
(1)
[67][_]
38 bits
(1)
[68][_]
28 bits
(1)
[69][_]
14 bits
(1)
[70][_]
8 bits
(1)
[71][_]
5 J
(1)
[72][_]
5 K
(1)
[73][_]
5 N
(1)
[74][_]
64 l
(1)
[75][_]
504 l
(1)
[76][_]
de 11 bits
(1)
[77][_]
de 501 bits
(1)
[78][_]
de 500 bits
(1)
[79][_]
13 bits
(1)
[80][_]
132 J
(1)
[81][_]
3 J
(1)
[82][_]
11 bits
(1)
[83][_]
101 L
(1)
[84][_]
50 l
(1)
[85][_]
305 L
(1)
[86][_]
+1 M
(1)
[87][_]
2 N
(1)
[88][_]
9-1 M
(1)
[89][_]
1-2 W
(1)
[90][_]
2 -3 l
(1)
[91][_]
58 -28N
(1)
[92][_]
58 N
(1)
[93][_]
-2 g
(1)
[94][_]
21 l
(1)
[95][_]
10 M
(1)
[96][_]
7 M
(1)
[97][_]
2 -22 l
(1)
[98][_]
< 2 L
(1)
[99][_]
1 percent
(1)
[100][_]
74 M
(1)
[101][_]
75 L
(1)
[102][_]
< 2 J
(1)
[103][_]
3 l
(1)
[104][_]
1 -3 M
(1)
[105][_]
1-2 h
(1)
[106][_]
82 V
(1)
[107][_]
2 V
(1)
[108][_]
1 cl
(1)
[109][_]
1 ton
(1)
[110][_]
12 V
(1)
[111][_]
84 l
(1)
[112][_]
124 J
(1)
[113][_]
12 ml-2 m
(1)
[114][_]
1 h
(1)
[115][_]
12 ml
(1)
[116][_]
42 l
(1)
[117][_]
1 Ci
(1)
[118][_]
2 lx
(1)
[119][_]
510 bits
(1)
[120][_]
de 510 bits
(1)
[121][_]
Gene Or Protein
(39/ 217)
[122][_]
Etre
(82)
[123][_]
Est-a
(44)
[124][_]
SFT
(12)
[125][_]
Neur
(9)
[126][_]
Ln-2
(8)
[127][_]
Gne
(8)
[128][_]
Gnal
(7)
[129][_]
Tre
(6)
[130][_]
DANS
(5)
[131][_]
Mul
(3)
[132][_]
Chif
(2)
[133][_]
Frac
(2)
[134][_]
Trai
(2)
[135][_]
Regl
(2)
[136][_]
Eln
(1)
[137][_]
Fic
(1)
[138][_]
Cin
(1)
[139][_]
Est C
(1)
[140][_]
CNT 2
(1)
[141][_]
Est D
(1)
[142][_]
Tif
(1)
[143][_]
SFP
(1)
[144][_]
Rli
(1)
[145][_]
Ves
(1)
[146][_]
Tir
(1)
[147][_]
Asl
(1)
[148][_]
Flh
(1)
[149][_]
Sll
(1)
[150][_]
Poli
(1)
[151][_]
Ril
(1)
[152][_]
Ij1
(1)
[153][_]
Mm-1
(1)
[154][_]
Ral
(1)
[155][_]
Mni
(1)
[156][_]
Vante
(1)
[157][_]
Er I
(1)
[158][_]
Rela
(1)
[159][_]
Leurs 2
(1)
[160][_]
Drni
(1)
[161][_]
Molecule
(23/ 58)
[162][_]
Me
(14)
[163][_]
equa
(9)
[164][_]
CSA
(7)
[165][_]
DES
(3)
[166][_]
cipe
(3)
[167][_]
C=R
(2)
[168][_]
constan
(2)
[169][_]
phic
(2)
[170][_]
N2
(2)
[171][_]
CF
(1)
[172][_]
C-Me
(1)
[173][_]
gold
(1)
[174][_]
etof
(1)
[175][_]
Na-
(1)
[176][_]
p-I
(1)
[177][_]
-F
(1)
[178][_]
S=
(1)
[179][_]
n-2-m
(1)
[180][_]
-O
(1)
[181][_]
Li
(1)
[182][_]
2-I
(1)
[183][_]
edans
(1)
[184][_]
operan
(1)
[185][_]
Organism
(3/ 3)
[186][_]
x Par
(1)
[187][_]
R par
(1)
[188][_]
Passer
(1)
[189][_]
Generic
(1/ 2)
[190][_]
cations
(2)
[191][_]
Disease
(1/ 1)
[192][_]
Rale
(1)
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Publication
_________________________________________________________________
Number FR2510280A1
Family ID 2030872
Probable Assignee Nippon Telegraph And Telephone Corp
Publication Year 1983
Title
_________________________________________________________________
FR Title DISPOSITIF CRYPTOGRAPHIQUE
Abstract
_________________________________________________________________
L'INVENTION CONCERNE UN DISPOSITIF CRYPTOGRAPHIQUE.
DANS CE DISPOSITIF CRYPTOGRAPHIQUE CALCULANT CM MODULO N ET EFFECTUANT
A CET EFFET L'OPERATION CM M MODULO N, M, E, N ETANT DES NOMBRES
ENTIERS ET C ET M DES VARIABLES MEMORISEES DANS DES REGISTRES, ON
EFFECTUE L'OPERATION
(CF DESSIN DANS BOPI)
AVEC CERTAINES CONDITIONS POUR M,M, M,D,R ET O; DANS L'ORDRE JL,L
-1...1 POUR OBTENIR LE DERNIER RESTE R RESULTANT DU CALCUL DE C, LE
CALCUL ETANT EFFECTUE DANS UN CALCULATEUR DE QUOTIENT ET UN
ADDITIONNEUR PRINCIPAL, AVEC SUBDIVISION DE LA VARIABLE R EN DEUX
PARTIES R ET R.
APPLICATION NOTAMMENT A UN DISPOSITIF CRYPTOGRAPHIQUE FONCTIONNANT A
GRANDE VITESSE.
Description
_________________________________________________________________
1 DISPOSITIF CRYPTOGRAPHIQUE La presente invention concerne un
dispositif
cryp- tographique servant a chiffrer un message ou une information
utilisee dans les communications ordinaires et dans les ordi- nateurs
et a dechiffrer le cryptogramme et plus particuliere- ment un
dispositif cryptographique permettant de realiser le chiffrage et/ou
le decryptage d'un systeme cryptographique, dont la cle de chiffrage
peut etre revelee au public. Dans le systeme cryptographique a cle de
chiffra- ge connue du public, on utilise differentes cles pour le
chiffrage et le decryptage et toute personne peut chiffrer un message
en utilisant une cle de chiffrage connue publiquement, mais seul le
recepteur peut dechiffrer un message chiffre en utilisant une cle de
decryptage tenue secrete, ce qui permet de garantir les communications
privees Comme systeme crypto- graphique de ce type a cle de chiffrage
connue publiquement, on connalt le systeme cryptographique RAS propose
par R L. Rivest et consorts dans l'article "Procede d'obtention de si-
gnatures numeriques et de systemes cryptographiques a cle de chiffrage
connue du public", dans Communications of the ACM, Fevrier 1978, Vol
21, N 2, pp 120-126. Une procedure de chiffrage et une procedure de
decryptage sont representees par les expressions suivantes de
congruence: - Chiffrage: C Me modulo N (1) d Dechiffrage: M = C modulo
N (2) dans lesquelles C, M, e, d et-n sont tous des nombres en- tiers,
C est la representation d'un cryptogramme sous la for- me d'un nombre
entier, M est la representation d'un texte en clair sous la forme d'un
nombre entier, e et N representent une cle de chiffrage et d et N une
cle de decryptage, avec e # d Selon la presente invention,toutes les
variables,hor- mis les signaux de commande, sont des nombres entiers
et sont representees par leur complement a 2 Afin d'accroitre les ca-
capacites de protection et de securite, on choisit les valeurs 2510280
2 100 200 50 100 de n, e et d comme suit: N = 10 A 10, e = i 05 a 101
et d = 1050 A 101 La procedure de chiffrage, c'est-a-dire un calcul du
reste C lorsque Me est divise par n, est mise en oeuvre de la maniere
decrite ci-apres Ici M 1, M 2, R et C sont des variables On suppose
prealablement que e est repre- k sente par la relation e =i O ei 2,
oA? ee = O ou 1 Pas 1: Regler la variable C = 1. Pas 2: Executer les
pas 2 a et 2 b pour i k, k-1,, 1, 0. Pas 2 a: Z M 1 = C, M 2 = C R M 1
x M 2 modulo n C=R Pas 2 b: Lorsque ei = 1 M 1 = C, M 2 M R ' M x M
modulo n i 2 C=R C = R Pas 3: Arret Dans les pas ou phases operatoires
indiquees ci- dessus, le symbole d'equation "=" signifie qu'il faut
donner la valeur du membre de droite a la variable du membre de
gauche. C'est ainsi qu'est realisee la procedure de chif- frage du
chiffre RAS, c'est-a-dire le calcul de C Me modulo n Cette procedure
de calcul sera designee ci-apres sous le terme de "procedure
d'exponentiation". Comme on le voit d'apres la comparaison des equa-
tions (1) et (2), la procedure de decryptage est realisee de facon
similaire en utilisant d a la place de e Dans le cas oA? ledispositif
cryptographique RAS, qui effectue un chiffrage et un decryptage tels
que decrits ci-dessus, doit etre mis en oeuvre grace a l'utilisation
de la technologie a haute den- site d'integration telle que la
technologie des circuits CMOS, n MOS et autres, la taille du circuit
du dispositif cryptographique serait de l'ordre de 100 000 A 200 000
portes Etant donne que 2510280 3 la densite d'integration des circuits
integres a haute densite d'integration de l'art anterieur se situe
dans la gamme de 10 000 A 30 000 portes par puce ou microplaquette,
realisa- tion d-nA?r tel dispositifcryptographique est difficile. Afin
d'eviter ce probleme, un dispositif cryptographique a haute densite
d'integration d'un systeme de commande par microprogram- mes,
possedant une taille de circuit d'environ 20 000 portes, a ete propose
dans l'article R L Rivest "Description de la realisation du dispositif
cryptographique RSA a cle de chiffra- ge connuedu public, sur une
seule microplaquette", National Telecommunication Conference, 1980,
Enregistrement de la conferen- ce, vol N 3 des 4 volumes, pp 49 2 1-49
2 4 Ce dispositifcryp- tographique a haute densite d'integration est
peu pratique etant donne que sa vitesse de calcul pour la
cryptographie est inferieure a 1,2 Kbits/s En outre etant donne que la
cle de chif- frage du dispositif cryptographique RSA possede une
longueur fixe de 512 dans ce dispositif cryptographique a haute
densite d'integration, aucune procedure de cryptographie ne peut etre
mise en oeuvre dans le cas oA? la longueur de la cle de chiffra- ge
est egale par exemple a 256 ou 1024 bits. Comme cela est decrit
ci-dessus, dans ce dispositif cryptographique, le calcul de R M 1 x M
2 modulo N est effectue un certain nombre de fois Par le passe, ce
calcul etait ef- fectue de la meme maniere qu'une multiplication et
unedivision ordinaires; en effet le produit M 1 x M 2 est obtenu par
des mul- tiplicationssequentiellesdans un ordre croissant en
commencant tout d'abord par le chiffre du poids le plus faible, puis
en divisant le resultat de la multiplication par n, et ce sequen-
tiellement dans un ordre decroissant en commencant par le chiffre de
poids le plus eleve Par consequent ce dispositif
cryptographiquepresente comme inconvenient le fait que la duree du
calcul est notablement longue en raison de telles multipli- cations et
divisions sequentielles. C'est pourquoi un but de la presente
invention est de fournir un dispositif cryptographique pouvant etre
aisement fabrique sous la forme d'un dispositif a haute densite
d'inte- 2510280 4 gration. Un autre but de la presente invention est
de creer un dispositif cryptographique permettant un chiffrage et un
decryptage a grande vitesse. Un autre but de la presente invention est
de creer un dispositif cryptographique impliquant un cout reduit et
dans lequel la longueur d'urecle de chiffrage et/ou de decryp- tage
peut etre choisie dansune gamme etendue, telle que -par exemple u bits
(< etant une constante), 2-Z bits et a bits (a etant un nombre
entier). Etant donne que le chiffrage et le 7 decryptage sont des
procedures identiques comme cela a ete decrit precedemment, la
description qui va suivre concerne uniquement la'procedure de
chiffrage, Conformement a la presente invention, le calcul realise
lors du pas mentionne precedemment R M 1 x M 2 modulo N (3) est
effectue de la maniere decrite ci-apres Les variables e, n, M, C, M 1
et M sont des nombres entiers non negatifs, et, dans la description
qui va suivre, ces caracteres sont egale- ment utilises pour
representer les signaux correspondants res- pectivement aux variables
Par exemple la variable M 2 est un, signal M 2 et une variable 64
(jl)+i(i = 0, 1, 2, 3) est un si- gnal 64 (j 1)+i(i = O, 1, 2, 3) La
variable M 2 est divisee en groupes d'ensembles de A bits comme suit:
M =A M 2 (j-1)X (4) 2 2 =Z23 cdans laquelle j, R; et Qj sont des
variables. j j - Pas R+ 1 = O Pas Fairej = 1, -1, I et effectuer les
operations suivantes: Qj = l(2- Rj+i + M 1 M 2,j) nl (5) Rj = (2 Rj+ 1
+ M M 2,) -Q N (6) 2510280 5 Pas O Arret (R 1 M 1 x M 2 modulo n) Ici
Ixl represente le nombre entier le plus grand possible egal ou
inferieur a x Par exemple f 1,03 = 1, E 1,s = 1, L 1,51 = -2 et ainsi
de suite En multipliant les deux membres de l'equation (6) par 2 (j-1)
et, en effectuant, pour chaque membre, la somme des resultats des
multiplications pour toutes les valeurs de j allant de j= 1 a j=Q,
comme represente par l'equation suivante, il est prouve que cette
methode de calcul est correcte. 2 (j-1)A X R 2 MM n Z R 2 (-1) = Z 2
(J 1){ 2Rj+ 1 +M 12,j j L'addition et la soustraction dans l'equation
(6) peuvent etre effectuees a grande vitesse en utilisant un
additionneur conservant la retenue lCSA) Mais, etant donne que les
variables Rj+i, M 1 et N sont des valeurs extremement elevees, le
calcul de l'equation (5) est susceptible de pren- dre beaucoup trop de
temps; par consequent il est preferable que le calcul de ces equations
soit effectue en utilisant differentes approximations que l'on va
decrire ci-apres Ici,.etant donne que l'additionneur conservant la
retenue compor- te deux sorties, Rj est divise en deux elements comme
suit: 1 R = E R (7) i=O 3 Pour un calcul a grande vitesse de Qj, une
constan- te de m bits est omise dans les membres d'ordre inferieur de
toutes les variables de l'equation (5), et toutes les variables ont
ete representees par un complement a 2, comme mentionne pre- cedemment
Qj est obtenu de facon approchee sous la forme de Q' en raison de
cette omission. en raison de cette omission. 2510280 6 Q~~I l(Ml Q' =
l{ E l(2-Rj+ ii-2 l+ ~ l(Ma-(j_l) ki 2 i)'-1 ml i= O i +S}-Eln-2 (8)
oA? X l A~~~-1 2 M ~~~~ ~~~~ 2 i 2(9) M 2 i E = 2, 2 j i=O(j-1)
percent +i Ici, on a introduit la constante S pour supprimer toute
erreur resultant de l'approximation. L'equation (8) est une division
qui prend beau- coup de temps Pour augmenter la vitesse de calcul, on
intro- duit une variable v representant l'inverse du diviseur f-.2 m_
et une constante u, ce qui permet de donner a l'equa- tion (8) la
forme d'une multiplication Grace a cette proce- dure, Q' est obtenu de
facon approchee sous la forme Q". Q X" x v x 2-ul + t (10) J j oA? m
-1 X Z l(2 XR 1)-2 l+ E l(M 1 j-21))i 2 li== 0 i= 0 v = l 2 ln-2 ll
(11) f pour X"> O t = A¦ = 0 pour Xl' < O Une erreur resultant de
cette approximation ser- ree ne peut pas etre rendue nulle, mais peut
etre reduite. 2510280 7 Grace a un choix optimal des constantes m, S
et u, on peut re- duire les erreurs 1 j et y 2 j de la maniere
suivante: la rai- son en sera indiquee ulterieurement. Q 3 = Qj + 1 j'
ou (12) "U Q' + = O ou 1 (13) Qjl = Qj '2 j' Y 2 j o Un description
concrete sera donnee dans le cas de la realisation de l'operation R
Mlx M 2 modulo N au moyen de l'approximation serree mentionnee
ci-dessus Etant donne que 200 M et N sont par exemple egaux environ a
102, ce qui est en 500 gros egal a 25, comme cela a ete indique
precederinent, cha- que variable est representee par un nombre binaire
d'une lon- gueur de 512 bits. A titre d'exemple, on part des
conditions suivan- tes: 2511 < < 2512 0 < M 1 < n 0 M 2 < n 511 M 2 6
i,2 6 i = 0 ou I (14) i=O 3 M 2 j = E 6 (j-1)+i 2 = 128 a 1 i= O 128
128 ~(j-1)X M 2 = M 2 j= 2 '1 u= 13, m=b U 4, b=ie, k=q 2510280 8 (i)
on introduit la donnee N et l'on obtient v a partir de l'equation
(11). v + l ln 2-504 ll (15) 156 oA? 25 < v < 2. (ii) on introduit les
donnees M 1 et M 2 (16) Calcul repete. On va representer ci-dessous la
methode de cal- cul sous la forme d'un organigramme de programme. Pas
O j + 128, R 129,1 + 0, R 129,0 * (17) Pas 1: a partir de l'equation
(11) i -500 ~~~ 3 i -504 X' l(Rj+ 1,i)2 -50 + Z l(M 1 * 4 (j-l)+i)2 2
+ 38 (18) i= O ij O oA? -23 < X" < 213 1 Pas 2: Q l lX" x v x 2 -13 +
1 pour X'> O (19) Q, X, v x 2 13 pour X" < O Lorsque Q"j= 32,prendre
Q"j= 31 et lorsque Q" =-32, 3 ~~~~ prendre Q" j=-31. Pas 3: D'apres
l'equation (6) 1 1 E R E 2 R + M M 2 Q N (20) i= O j+liM 12,j j i= O
o, i O '' Pas 4: Si j= 1, passer alors au pas 5, Si Jr 1, alors jw-j-1
et revenir au pas 1 (21) Pas 5: Le calcul repete est termine. 25102
'80 9 Calcul de compensation 1 Pas 6 R Ri i= (22) Si R 1 0,,asser au
pas 8 1 1 Pas 7 R: R 1 + n ~~, i i i= O i=o (23) (23) Retourner au pas
6. Pas 8: R + R 1 fin (24) Dans le cas oA? la variable e est
representee par 512 bits, 0 vient a la suite sur le cote de son bit de
poids le plus eleve Ceci resulte des conditions mentionnees prece- 100
200 50 100 demment n= 101 A 102, e= 105 A 101 Etant donne que j= 128 a
1, on voit que le calcul repete est effectue 128 fois La valeur de Q"j
obtenue a partir de l'equation (19) est donnee par la relation
-31-:Q"j 31 On demontrera ulterieurement que la methode de calcul
mentionnee precedemment est appropriee. Dans le calcul de
compensation, le nombre d' executions du pas 7 peut etre zero, un ou
deux La raison en sera indiquee ulterieurement Au moment oA? le pas 6
est execute pour la premiere fois, on a la condition suivante: 1 -2 N
E R 1 < n i= O, Ainsi un registre d'une longueur de 514 bits in-
cluant un bit de signe, est utilise pour memoriser R 1 i Par
consequent un additionneur d'une largeur de 514 bits est uti- lise
pour effectuer l'operation de l'equation (20) Dans 1 ' operation de
l'equation (18), 500 bits sont supprimes pour R.+ 1,i et 504 bits, 503
bits, 502 bits et 501 bits sont sup- primes pour M conformement aux
valeurs i= 0,1,2,3 L'addi- tionneur servant a obtenir X peut tre un
additionneur d 2510280 10 une largeur de 14 bits, incluant un bit de
signe, etant donne que l'on a la condition 2 1 <X" < 21. J Comme cela
est decrit precedemment, l'operation C M 1 x M 2 modulo 1 necessaire
pour le calcul de l'operation cryptographique peut etre effectuee en
utilisant huit pas 1 a 8 Les formes de realisation de la presente
invention, de- crites plus loin, executent un tel calcul, c'est-a-dire
qu' il un prevu un calculateur de quotient, un additionneur prin-
cipale et une unite de commande M 1, M 2, j, N et Rj+ 1 sont envoyes
au calculateur de quotient pour realiser l'operation Qj= Ml M 2 + 2
R)nl M 1, M 2 j Q Rj+ 1 et N sont en- voyes a l'additionneur principal
pour realiser une operation M 1 x M 2 j+ 2 ARj -Qj n L'unite de
commande commande le calcula- i2 j j+ 1 j' teur de quotient et
l'additionneur principal de sorte que ces operations sont effectuees
dans l'ordre j=u,u-1, 1 C'est- a-dire que, comme cela est indique par
l'ordre j=Q,u-1, 1, l'operation M 1 x M 2 modulo N est effectuee en
mettant en oeuvre simultanement une multiplication et une division
dans un or- dre decroissant, de sorte que le calcul est effectue a
grande vitesse En outre le calcul realise dans le calculateur de
quotient peut etre encore accelere grace a la suppression et a la
multiplication basees sur l'equation (10) Grace a l'utilisation de
l'additionneur conservant la retenue, l'ad- dition et la soustraction
dans l'additionneur principal peu- vent etre accelerees de la duree
necessaire pour la propagation de la retenue Ceci est tres important
car les nombres de chiffres de M et de N sont tres importants et le
nombre des calcul est eleve. Dans la presente invention,
l'additionneur princi- pal est subdivise en
plusieurssectionspartiellesayant la meme fonction M 1 et N sont
envoyes de facon sequentielle a ces - sections partielles, en etant
divises pour chaque largeur cons- tante de leurs nombres entiers
binaires, et M jet Qj sont 2,j j envoyes en commun aux sections
partielles Pour chaque ensemble M 1, Qjt Q 2,j et Rj+ 1, une operation
Rj=M 1 x M 2 j+ 2 -Rj+i-Qj-n est effectuee Les sections partielles
sont raccordees en cas- 2 510280 cade par l'intermediaire de lignes de
transmission de si- gnaux de sorte qu'une partie de chaque resultat de
calcul peut etre envoy and ea une section partielle d'ordre superieur
Un ou plusieurs registres pour memoriser les parties divisees de M, n,
e, R et C sont prevus, comme cela est requis, dans chaque section
partielle Grace a une telle subdivision de l'additionneur principal en
sections partielles, chacurede ces sections peut etre aisement
realisee sous la forme d'un dispositif a haute densite d'integration
meme en utilisant l'actuelle tech- nologie des circuits integres a
haute densite d'integration, de sorte que le dispositif
cryptographique peut etre realise a un cout reduit En outre, en
augmentant ou en reduisant le nombre des sections partielles, il est
possible de modifier aisement les longueurs des cles de chiffrage et
de decryptage e et d. En mettant en oeuvre une telle subdivision de 1
' additionneur principal en sections partielles dans le cas oA? M 1 x
M 2 modulo N est calcule en effectuant la multiplication M 1 x M avant
la division par n, il est possible de fabriquer le dispositif
cryptographique a un faible cout. D'autres caracteristiques et
avantages de-la pre- sente invention ressortiront de la description
donnee ci-apres, prise en reference aux dessins annexes, sur lesquels:
La figure 1 est un schema-bloc illustrant le prin- cipe d'une
technologie classique pour la mise en oeuvre du systeme
cryptographique RSA; la figure 2 est un schema-bloc illustrant le
prin- cipe du dispositif cryptographique selon la presente invention;
la figure 3 est un schema-bloc illustrant le-prin- cipe de la
subdivision d'un additionneur principal; les figures 4 A a 4 Z et 5 A
a 5 Q representent les symboles de differentes fonctions, utilises
dans les dessins; la figure 6 est un schema-bloc montrant l'agence-
ment complet d'une forme de realisation de la presente inven- tion; la
figure 7 est un schema-bloc montrant un exemple 2 510280 12 d'une
section 60 de pretraitement servant au calcul du quotient et utilisee
dans le circuit de la figure 6; la figure 8 est un schema-bloc
montrant un exemple d'une section 61 de post-traitement servant au
calcul du quo- tient et utilisee dans le circuit de la figure 6; la
figure-9 est un schema montrant un exemple spe- cifique d'un groupe 70
de portes ET utilise dans le circuit de la figure 8; la figure 10 est
un schema montrant un exemple specifique d'un generateur de constante
71 utilise dans le circuit de la figure 8; la figure 11 est un schema
montrant un exemple spe- cifique d'un additionneur 72 utilise dans le
circuit de la fi- gure 8; la figure 12 est un schema montrant un
exemple spe- cifique d'un additionne= CSAUQ 1 conservant la retenue, -
utilisant dans le dispositif de la figure 8; la figure 13 est un
schema montrant un exemple d'un additionneur 732 utilise dans le
circuit de la figure 8; la figure 14 est un schema montrant un exemple
d'additionneur 741 utilise dans le circuit de la figure 8; la figure
15 est un schema-bloc illustrant un exemple specifique d'une section
partielle utilisee dans le circuit de la figure 6; la figure 16 est
un-schema montrant un exemple de registre 101 pour M, utilise dans le
circuit de la figure 15; la figure 17 est un schema montrant un
exemple d' un registre 103 pour n, utilise dans le circuit de la
figure 15; la figure 18 est un schema montrant un exemple de registre
104 pour C, utilise dans le circuit de la figure 15; la figure 19 est
un schema montrant un exemple de registre 105 pour M 2, utilise dans
le circuit de la figure 15; la figure 20 est un schema montrant un
exemple d' un registre 102 pour e, utilise dans le circuit de la
figure 15; 2510280 13 la figure 21 est un schema montrant un exemple
d' un selecteur 106 utilise dans le circuit de la figure 15; la figure
22 est un schema montrant un exemple d' un additionneur principal 110
utilise dans le circuit de la figure 15; la figure 23 est un schema
montrant un exemple specifique d'une section 140 servant a calculer M
1 M i et utiliseedans le circuit de la figure 22; la figure 24 est un
schema mentrant un exemple speci- fic d'une section 150 servant a
calculer -Qj N et utilisee dans le circuit de la figure 22; la figure
25 est un schema montrant un exemple specifique d'une section
d'addition 160 utilisee dans le cir- cuit de la figure 22; la figure
26 est un schema illustrant un exemple specifique d'un additionneur
161 conservant laa retenue et uti- lise dans le circuit de la figure
25; la figure 27 et un schema illustrant l'exemple d' une section de
registre 170 L utiliseedans le circuit de la figure 22; la figure 28
est un schema montrant additionneur 180 utilise dans le circuit de la
q la d'un detecteur figure 22; la d'accouplement la d'accouplement la
d'accouplement la d'accouplement la d'accouplement la un exemple d'un
figure 22; figure 29 est un schema montrant un exemple de retenue 190,
utilise dans le circuit de la figure 30 est un schema du registre 101
pour M; figure 31 est un schema du registre 102 pour e; figure 32 est
un schema du registre 103 pour n; figure 33 est un schema du registre
104 pour C; figure 34 est un schema du registre pour M 2; figure 35
est un schema montrant l'etat montrant l'etat montrant l'etat montrant
l'etat montrant l'etat montrant l'etat 2510280 14 r'accouplement du
selecteur 106; la figure 36 est un schema montrant l'etat d'
accouplement de l'additionneur principal 110; la figure 37 est un
schema montrant l'etat d' accouplement de la section 140 servant au
calcul de M 1 x M 2; la figure 38 est un schema montrant l'etat d'
accouplement de la section de calcul de -Q n; la figure 39 est un
schema montrant l'etat d' accouplement de la section d'addition 160;
la figure 40 est un schema montrant la section d' accouplement de la
section de registre 170 L; la figure 41 est un schema montrant l'etat
d'ac- couplement de l'additionneur 180; la figure 42 est un schema
montrant l'etat d' accouplement du detecteur de retenue 190; la figure
43 est une illustration servant a expli- quer le fonctionnement dans
les etats d'accouplement representes sur les figures 39 a 41; la
figure 44 est un schema montrant un agencement de bits dans l'etat
d'accouplement represente sur la figure 37; la figure 45 est une
illustration servant a ex- pliquer le fonctionnement dans l'etat
d'accouplement repre- sente sur la figure 37; la figure 46 est une
illustration servant a ex- pliquer le fonctionnement dans l'etat
d'accouplement repre- sente sur la figure 38; la figure 47 est une
illustration servant a ex- pliquer le fonctionnement dans l'etat
d'accouplement repre- sente sur la figure 40; la figure 48 est une
illustration servant a ex- pliquer le fonctionnement dans l'etat
d'accouplement repre- sente sur la figure 42; la figure 49 est
un-schema-bloc montrant l'aaen- cement general d'une unite de commande
8; les figures 50 A 1 A 5 OU 1 est les figures 50 A 2 A 2510280 15 5
OU 2 constituent dans leur ensemble, un chronogramme illustrant
l'ensemble du fonctionnement de l'unite de commande 8 utilisee dans le
circuit de la figure 6; la figure 51 est un schema illustrant un
exemple specifique d'une premiere section de commande 230 situee dans
l'unite de commande 8; les figures 52 A A 52 J constituent,dans leur
ensem- ble, un chronogramme indiquant le fonctionnement de la premie-
re section de commande 230; la figure 53 est un schema illustrant un
exemple specifique d'une seconde section de commande 150 situee dans
l'unite de commande 8; les figures 54 A A 54 G constituent,dans leur
ensem- ble, un chronogramme illustrant le fonctionnement de la seconde
section 250; la figure 55 est un schema illustrant un exemple
specifique d'une troisieme section de commande 260 situee dans l'unite
de commande 8; les figures 56 A A 56 H constituent,dans leur ensem-
ble, un chronogramme illustrant le fonctionnement de la troi- sieme
section de commande 260; la figure 57 est un schema illustrant un
exemple specifique d'une quatrieme section de commande 270 de l'uni-
te 8; les figures 58 A A 58 H constituent,dans leur ensem- ble, un
chronogramme indiquant le fonctionnement de la quatrie- me section de
commande 270; la figure 59 est un schema montrant un exemple spe-
cifique d'une cinquieme section de coarmande 280 de l'unite de
commande 8; les figures 60 A A 60 D constituent dans leur ensem- ble,
un chronogramme illustrant le fonctionnement de la cin- quieme section
de commande 280; la figure 61 est un schema illustrant une forme
modifiee de la figure 6, dans laquelle l'additionneur prin- cipal 110
est accouple et utilise en tant qu'autre moyen pour le calcul de
-compensation; 25 10280 16 la figure 62 est un schema illustrant un
autre exem- ple de la section de calcul de -Q N representee sur la
figure 22; les figures 63 a 65-sont des tableaux illustrant
respectivement la logique des circuits 502 a 504 de la figure 62; la
figure 66 est un schema montrant un autre exem- ple d'un calculateur
de quotient 9; la figure 67 d'un tableau illustrant la logique d' un
circuit 629 contenu dans la figure 66; la figure 68 est un schema-bloc
montrant l'addi- tionneur principal dans le dispositif
cryptographique, dans le cas oA? la multiplication et la division sont
effectuees simultanement; la figure 69 est un schema-bloc montrant
l'addi- tionneur principal du systeme cryptographique dans le cas oA?
la multiplication et la division sont effectuees l'une apres l'autre;
la figure 70 est un schema illustrant un exemple specifique d'une
section de registre 170 y de la figure 69; la figure 71 est un schema
illustrant un exemple de l'additionneur principa 1 represente sur la
figure 68, qui est subdivise; la figure 72 est un schema illustrant un
exemple de l'additionneur principal represente sur la figure 69, qui
est subdivise; et la figure 73 est un schema illustrant une autre
forme-de realisation de la presente invention, dans laquelle le
calculateur de quotient 9 est prevu dans chacuoedes sec- tions
partielles. Afin d'avoir une meilleuoecomprehension de la pre- sente
invention, on va tout d'abord decrire une technologie classique pour
la cryptographie RSA La figure 1 montre le principe d'une technologie
classique qui effectue les calculs pour la cryptographie RSA Il est
prevu un registre 1 pour M, un registre 2 pour e, un registre 3 pour N
et un registre 2510280 17 4 pour C servant a la memorisation des
variables respectives M, e, N et C Les contenus du registre 1 pour M
et du regis- tre 4 pour C sont envoyes a un selecteur 6 par
l'intermediai- re lignes de transmission de signaux 11 et 12 Le
selecteur 6 selectionne l'un des signaux arrivant dans les lignes de
transmission de signaux 11 et 12 conformement a un signal de
commutation provenant d'une ligne 13 delivrant un signal de
commutation et envoie le signal choisi a un reaistre 5 pour M 2 Un
multiplicateur-diviseur 7 est alimente par un signal M 1 present dans
une ligne de transmission de signaux 14, par un signal M 2 present
dans une ligne de transmission de si- gnaux 15 emanant du registre 5
pour M 2 et un signal N pre- sent dans une ligne de transmission de
signaux 17 emanant du registre 3 pour n Le bit de poids le plus eleve
du regis- tre 2 pour e est envoye par l'intermediaire d'une ligne de
transmission de signaux 18 a une unite de commande 8, qui, a son tour,
commande le selecteur 6 conformement au contenu du signal e envoye Les
lignes de transmission de signaux sont constituees chacune par
plusieurs conducteurs de trans- mission de signaux. Tout d'abord, les
variables M, e et N sont memo- risees dans les registres respectifs 1,
2 et 3 Le registre 2 pour e est un registre qui possede une fonction
de decala- ge circulaire a gauche Avant la mise en oeuvre de la proce-
dure d'exponentiation, le contenu du registre 2 pour e est decale vers
la gauche jusqu'a ce que le bit le plus a gauche du registre pour e
prenne la valeur " 1 " La raison en est que le nombre des calculs au
cours des pas 2 a et 2 b de la proce- dure d'exponentiation peut etre
reduit en commencant le cal- cul avec la condition e = 1. Ensuite
l'unite de commande 8 memorise + 1 dans le registre 4 pour C
Represente par C, le contenu du registre 4 pour C est C= 1 Ce qu'on
vient d'indiquer ci-dessus consti- tue l'operation du pas 1 de la
procedure d'exponentiation. Ensuite l'unite de commande 8 execute les
pas 2 a et 2 b de la procedure d'exponentiation, et ce de la maniere
2510280 18 suivante: La variable N est fournie en permanence dans la
ligne de transmission de signaux d'entree 17 du multiplica-
teur-diviseur On suppose que les signaux presents dans la ligne de
transmission de signaux 14 et 15 du multiplicateur diviseur 7 sont
representes respectivement par M 1 et M 2, et u' un signal present
dans une ligne de transmission de sianaux de sortie 16 du
multiplicateur-diviseur est represente par R Etant donne que le
registre 4 pour C est raccorde a la ligne de transmission de signaux
14, l'operation M 1 <-C est executee Le selecteur 6 selectionne
laligne de trans- mission de signaux d'entree 11 conformement au
signal present dans la ligne de transmission de signaux 13 en
provenance de l'unite de commande 8, et le contenu C du registre 4
pour C est verrouille dans le registre 5 pour M 2 Par consequent le
signal M 2 present dans la ligne de transmission de signaux 15 subit
l'operation M 2 E-C Ensuite le multiplicateur-divi- seur 7 effectue
l'operateur R _ M 1 x M 2 modulo N et envoie le signal R dans la ligne
16 de transmission de signaux de sortie de sorte que le contenu du
registre 4 pour C devient R et il se produit ainsi l'execution de
l'operation Ce R. Les operations indiquees ci-dessus constituent le
pas 2 a de la procedure d'exponentiation. La mise en oeuvre du pas 2 b
de la procedure d'ex- ponentiation differe de la mise en oeuvre du pas
2 a unique- ment du point de vue du fonctionnement du selecteur 6 En
ef- fet la ligne de transmission de signaux d'entree 12 du selec- teur
6 estselectionneeet le contenu du registre 1 pour M est verrouille
dans le registre 5 pour M 2 ce qui met en oeuvre 1 ' operation M M - 2
L'unite de commande 8 execute les operations des pas 2 a et 2 b tout
en decalant le contenu du registre 2 vers k la gauche, bit par bit,
pour chaque ei de la variable e=i~ O ei-2. Avec une telle operation,
le contenu C du registre 4 pour C devient par exemple C-Me modulo n,
conformement a la procedu- re d'exponentiation A ce sujet, le principe
de l'ordre de 2510280 19 calcul du systeme cryptographique RSA
represente sur la figure 1 est connu, mais la constitution du
multiplicateur-diviseur utilise dans ce systeme n'a pas ete decrit et
le systeme cryp- tographique n'a pas ete applique a des realisations
pratiques. La figure 2 est une illustration servant a expli- quer le
principe de fonctionnement du dispositif cryptographique de la
presente invention, et sur cette figure les pieces cor- respondant a
cellesde la figure 1 ont ete repereespar les memes chiffres de
reference Sur la figure 2, le multiplicateur-di- viseur utilise sur la
figure 1 est subdivise en un calculateur de quotient 9 et un
additionneur principal 10 Le calculateur de quotient 9 realise
l'operation de l'equation (5), c'est-a- dire la division servant a
obtenir la quotient, en utilisant les equations'(18 et (19)
L'additionneur principal 10 est constitue par la partie restante du
multiplicateur-diviseur 7, dont est separe le calculateur de quotient
9, et realise prin- cipalement les additions des equations (20) et
(23) C'est-a- dire que dans l'additionneur 10 par exemple, comme
represente par l'equation (20) la multiplication et la division sont
ef- fectuees simultanement dans un ordre decroissant en commencant par
le chiffre de poids le plus important, ce qui permet un calcul a
grande vitesse Conformement a la presente invention, le calculateur de
quotient 9 est separe du multiplicateur-di- viseur C'est l'une des
caracteristiques de la presente inven- tion, qui la distingue par
rapport a l'art anterieur Etant donne que le calculateur de quotient 9
est separe, des lignes de transmission de signaux 19 a 24 servant a
raccorder le cal- culateur de quotient 9 aux autres parties sont
prevues en sup- plement L'ensemble, dont est exclu le calculateur de
quotient 9 sur la figure 2, c'est-a-dire l'ensemble repere par 25 '
sera designe ci-apres sous le terme de "section pouvant etre frac-
tionnee" Il ressort a l'evidence qu'avec un agencement tel que
represente sur la figure 2-, le calcul pour la cryptogra- phie peut
etre effectue en utilisant la procedure d'exponen- tiation comme c'est
le cas avec l'exemple de l'art anterieur de la figure 1 Dans ce cas,
etant donne qu'on utilise les 2510280 20 equations (5) et (6), le
signal M 2 devient un signal M La figure 3 illustre le principe de
l'agencement du type a subdivision ou fractionnement du dispositif
cryptogra- phic de la presente invention Dans la section pouvant etre
fractionnee 25 ' de la figure 2, tous les elements, hormis 1 ' unite
de commande 8, sont subdivises chacun par exemple par huit et les huit
groupes sont pourvus chacun une unite de commande 8 en vue de
constituer huit sectionspartielles 25 i a 258 Ici la subdivision par
huit consiste a subdiviser par exemple un registre 1 pour M, d'une
longueur de 512 bits, pour obtenir des elements a 64 bits de maniere a
former huit regis- tres a 64 bits 1 l a 18, a l'aide desquels une
information a 512 bits est representee Les registres 2,3,4 et 5 sont
subdi- vises respectivement en registres 21 a 28, 31 A 384 a 48 et 51
a 58 Le selecteur 6 est subdivise de facon similaire en huit elements
De meme l'additionneur principal 10 sur la figure 2 est subdivise en
huit elements, dont chacun trai- te une information a 64 bits obtenue
par subdivision de l'in- formation a 512 bits Les lignes de
transmissions de signaux 26 et 27 sont necessaires en raison de la
subdivision de la section pouvant etre fractionnee 251 Les lignes de
transmis- sion de signaux 281, 282 et 283 sont les lignes de transmis-
sion de signaux d'entree pour les variables e, N et M, et la ligne de
transmission de signaux 29 est une ligne de transmis- sion de signaux
de sortie pour la variable C De cette maniere la section pouvant etre
fractionnee peut etre aisement subdivi- see etant donne que le
calculateur de quotient 9 ne s'y trouve pas contenu Le dispositif
cryptographique d'une forme de rea- lisation de la presente invention
base sur le principe illustre sur la figure 3 comporte plusieurs
sections partielles obtenues par une subdivision uniforme de la
section pouvant etre frac- tionne 25 ' du dispositif cryptographique
de la figure 2, et par combinaison de chaque section partielle avec
l'unite de commande 8 et un calculateur de quotient Cet agencement
presente les caracteristiques suivantes La section pouvant etre
fractionnee 25 ' represen- 2510280 21 tee sur la figure 2 est
difficile a fabriquer sous la forme d' un microplaquette unique en
mettant en oeuvre l'actuelle tech- nologie des circuits integres a
haute densite d'integration, etant donne que cette section necessite
100 000 A 200 000 por- tes, lorsqu'elle est realisee sous la forme
d'un dispositif materiel Mais, conformement a cette forme de
realisation, les sections partielles 251 a 258 ont chacune une taille
de gold- dre de 15 000 A 30 000 portes et par consequent peuvent etre
realisees en utilisant la technologie existante des circuits a haute
densite d'integration Simultanement, etant donne que cessections
partielles peuvent etre realisees avec le meme ty- pe de
microplaquettes, le nombre des processus mis en jeu lors de la
realisation du dispositif cryptographique est faible, ce qui reduit
les co ts de fabrication. En outre, en augmentant ou en reduisant le
nombre dessections partielles, il est possible de mettre en oeuvre, a
un faible cout, des systemes cryptographiques qui possedent des cles
de chiffrage et/ou de decryptage N et e possedant des longueurs
differentes On donnera plus loin une description relative a ce sujet.
Dans ce qui precede, les sections partielles 251 a 258 sont chacune
decritescomme traitant une information a 64.bits, mais, strictement
parlant, l'additionneur principal trai- te 66 bits, dont 64 d'entre
eux sont utilises pour le but de- crit precedemment Cela sera decrit
plus loin Le calculateur de quotient 9 peut etre subdivise en une
section de pretraite- ment de quotient et en une section de
post-traitement de quo- tient conformement a la nature du traitement
effectue Les lignes de transmission de signaux 26, 21 et 22 pouvant
etre de- signees ci-apres sous les termes respectifs de ligne de
trans- mission de signauxde commande d'exponentiation, ligne de trans-
mission de signaux de commande de multiplication et ligne de
transmission de signaux de commande de division. Convention concernant
les symboles Avant de donner une description detaillee de 1 '
invention, on va decrire les symboles utilises pour indiquer 25 10280
22 les differentes fonctions illustrees sur les dessins. La figure 4 A
indique qu'une borne 30 d'une ligne de transmission de signaux n'est
raccordee a aucun autre ele- ment, c'est-a-dire qu'il s'agit d'une
borne ouverte Eventuel- lement la ligne de transmission de signaux est
habituellement constituee de plus d'une ligne de transmission de
signaux et dans ce cas la borne ouverte se presente sous la forme de
plu- sieurs bornes ouvertes La figure 4 B indique que a b lignes de
transmission de signaux (a=-1,2, et b = 1,2,) sont subdivisees pour
former a et b lignes de transmission de signaux Dans ce cas les a
lignes de transmission de signaux de gauche transmettent un signal a a
chiffres provenant du cote du chiffre de poids le plus eleve a + B
lignes de transmission de signaux, represente sous la forme d'un
nombre binaire, tandis que les b lignes de transmission de sianauz de
droite transmettent de facon similaire un signal a b chiffres prove-
nant du cote du chiffre du poids le plus faible Les fleches des lignes
de transmission de signaux indiquent la direction de transmission des
signaux Ceci est commun a tous les dessins annexes Lorsque la
subdivision est indiquee par des lignes transversales comme cela est
visible sur la figure 4 C, le cote superieur designe le chiffre de
poids superieur C'est-a-dire que, dans le cas d'un signal represente
sous la forme d'un nombre binaire, la ligne de transmssion de signaux
sur le cote droit dans la direction de transmission du signal transmet
le chiffre de poids le plus important et la ligne de transmission de
signaux situees sur le cote gauche trans- met le chiffre de poids le
plus faible La figure 4 D indique que b groupes de lignesde
transmission de signaux, dont chacun comporte a lignes, sont
representes conjointement. La figure 4 E montre une porte ou circuit
logique ET comportant deux entrees Ceci s'applique egalement une porte
logique ET comportant trois ou un plus grand nombre d' entrees. La
figure 4 F represente une porte logique NON-ET comporant deux entrees
Ceci s'applique egalement a une porte 2510280 23 logique NON-ET
comportant trois ou un plus grand nombre d'en- tree La figure 4 H
represente une porte OU-Exclusif et la fi- gure 4 I represente
l'element NON de la porte OU-Exclusif La figure 4 J represente la
porte logique NON La figure 4 K indi- que une valeur " O " delivree La
figure 4 L indique une valeur de signal " 1 " delivree La figure 4 M
represente un addition- neur complet a 1 bit En sup Dosant que les
signaux presents dans les lignes de transmission de signaux 311,312 et
313 sont representes par A, B et C (A = 0,1, B= 0,1, C= 0,1), les
donnees presentes dans les lignes de transmission de signaux 321 sont
designees par A B O C (ou D designe la fonction OU exclusif) et les
donnees presentes dans les lignes de transmission de signaux 322 sont
A B+B C+C A (oA? le symbole * designe la fonction ET et oA? le symbole
+ designe la fonc- tion OU). La figure 4 N represente un selecteur a
deux en- trees Deux lignes de transmission de signaux d'entree 34 et
341 et une ligne de transmission de signaux de sortie 35 sont tout
esconstituees par a lignes de transmission de signaux (a= 1,2,)
Lorsqu'un signal de commutation d'entree de selec- teur present dans
la ligne 33 de signaux de commutation de si- gnaux d'entree du
selecteur est 1, la ligne de transmission de signaux 341 est
selectionnee, et lorsque le signal present dans la ligne de
transmission de signaux 33 est 0, la ligne de transmission de signaux
340 est selectionnee La figure 4 P pre- sente une bascule bistable du
type maitre-esclave D, qui comporte au moins une ligne de transmission
de signaux d'entree 36 raccordee a sa borne des donnees D, une ligne
de transmis- sion de signaux 37 raccordee a sa borne de signaux
d'horloge et une ligne de transmission de signaux de sortie 38
raccordee a sa borne Q Dans certains cas, la bascule bistable est en
outre equipee d'une ligne de transmission de signaux de sor- tie 39
raccordeea sa borne Q, etofuneligne 40 de transmission de signaux
d'effacement et d'uneligne 41 de transmission de si- gnaux de
prepositionnement Lors de l'application d'un signal " 1 " a partir de
la ligne de transmission de signaux d'efface-
2510280 24 ment 40, un signal de sortie present dans la ligne 38 de
transmission de signaux de sortie passe a l'etat " O ", et lorsqu'un
signal " 1 " est appliquee a partir de la ligne de transmission de
signaux de prepositionnement, le signal de sortie de la li- gne 38 de
transmission de signaux de sortie devient " 1 " Cette bascule bistable
enregistre les donnees presentes dans la li- gne 36 lors de la montee
d'un signal d'horloge dans la ligne 37 La figure 4 Q represente une
bascule bistable de declenche- ment qui possede une ligne 42 de
transmission de signaux d'en- tree de declenchement, une ligne 40 de
transmission d'entree de signaux d'entree d'effacement et une ligne 38
de transmis- sionde signaux de sortie raccordee a sa borne Q, et le
signe de la sortie Q est inverse lors de la montee de l'impulsion
d'entree de declenchement appliquee la bascule bistable La figure 4 R
illustre un autre symbole de la bascule bistable du type
maitre-esclave D de la figure 4 P On emploie ce symbole lorsque la
bascule bistable est utilisee en tant que circuit de retard sur une
impulsion d'horloge La figure 4 S represente un compteur qui comporte
une ligne 43 de transmission de si- gnaux d'effacement, une ligne 44
de transmission de signaux d'entree pour des impulsions devant etre
comptees et une li- gne 45,de transmission de sortie, dans laquelle un
signal " 1 " est retenu apres comptaged'un 513-eme impulsion d'entree.
La reference " 512 " du sigle CNT 512 signifie que ce compteur
effectue le comptage d'impulsions 512 fois et que la 513-eme impulsion
provoque le passage de la sortie a " 1 " La figure 4 T est une
illustration servant a expliquer le fonctionnement du compteur
represente sur la figure 4 S Une fois qu'il est alimente avec le
signal d'effacement a un instant 46, le comp- teur CNT 512 compte 512
fois des impulsions et lors de la de- tection de la 513-eme impulsion,
son signal de sortie devient " 1 " a l'instant 47 Du point de vue du
compteur, il existe des compteurs effectuant le comptage de 128
impulsions, de 6 impulsions et de 2 impulsions Ces compteurs sont
designes par les sigles CNT 128, CNT 6 et CNT 2 de la meme maniere que
dans le cas de la figure 45. 2510280 25 La figure 4 U represente
globalement a portes ET (a= 1,2,) comme cela est represente sur la
figure 4 V La figure 4 W represente globalement a portes OU (a= 1,2,)
presente sur la figure 4 I La figure 4 Y represente globale- ment a
portes NON (a= 1,2,) comme cela est represente sur la figure 4 Z La
figure 5 A est identique a la figure 5 B, sur laquelle les lignes
d'entree et de sortie sont raccordees directement La figure 5 L
indique le fait qu'une entree a b bits est accrue de a bits (avec b>a)
comme cela est re- presente sur la figure 5 D La figure 5 E indique
qu'une entree a b bits est aeduite de a bits et que la sortie est
delivree sous la forme de (b-a)bits (avec b>a) comme cela est
represente sur la figure 5 F La figure G 5 montre qu'une entree a a
bits est delivree avec l'adjonction d'un zero sur son cote d'ordre
superieur, comme cela est represente sur la figure 5 H La figure 5 I
indique que 10 bits d'ordre superieur d'une entree a 38 bits sont
sortis telsquelset que les 28 bits d'ordre inferieur sont subdivises
en deux selon des ensemblesde 14 bits, et que 4 bits entre 2 bits
d'ordre superieur et 8 bits d'ordre inferieur de chaque groupe sont
delivres en meme temps que les 10 bits d'ordre superieur mentionnes
ci-dessus, comme cela est represente sur la figu- re 5 J La figure 5 K
montre que 4 bits d'ordre superieur d' une entree a 64 bits sont
retires de cette entree et que 4 bits sont ajoutes sur le cote de rang
inferieur en vue d' obtenir une sortie a 64 bits comme cela est
represente sur la figure 5 L. La figure 5 M indique que le nom d'un
signal dans une ligne de transmission de signaux 55 est D-SIG La
figure 5 N indique que 12 sortes de signaux de commande sont presents
dans la ligne de transmission de signaux 55 et que leursnoms sont CT 1
A CT 12 La figure 5 P indique que cinq signaux sont delivres dans la
ligne de transmission 55 et que leurs noms sont respectivement CLOCK
(horloge), e-in (entree de e), n-in (entree de n), START (demarrage)
et C-out (sortie de C) La figure 5 Q indique le nombre des signaux
dans une ligne de 2510280 26 transmission de sianaux 56 et 12 est
ou'ils sont designes scus les noms CT 1 A CT 12 et qu'ils sontrepartis
selon deux signaux CT 2 et CT 1 dans une ligne de transmission de
signaux 57, trois signaux CT 5, CT 11 et CT 12 dans une ligne de
transmission de si- anaux 58, etc. La valeur du signal present dans la
ligne de transmission de signaux est indiquee par une valeur locique
binaire " O " ou " 1 ", ou bien par un nombre entier binaire
represente sous la forme d'un complement a 2. Agencement ceneral de la
forme de realisation La figure 6 illustre l'agencement general d'une
forme de realisation de la presente invention, dans laquelle les
parties correspondant a celles de la figure 3 sont repe- rees par les
memes chiffres de reference et par les memes caracteres Le calculateur
de quotient 9 est subdivise en une section 60 de pretraitement de
calcul du quotient et en une section 61 de post-traitement du calcul
de quotient,et ces sec- tions de traitement 60, 61 sont
interconnectees par l'inter- mediaire d'une ligne de transmission de
signaux 62 Les sec- tions partielles 251 a 258 sont equipees
respectivement de lignes de transmission de signaux d'entree 631 a
638, 651 A 658 et 671 a 678 et de lignes de transmission de signaux de
sortie 641 a 64 Les lignes de transmission de signaux d' entree 671 a
677 sont mises a la terre et introduisent un signal de valeur " O ",
et la ligne de transmission de signaux d'entree 678 introduit un
signal de-valeur " 1 " Le signal de valeur "'1 " present dans la ligne
de transmission de signaux 678 signifie que la section partielle 258
est la plus eloi- gnee du calculateur de quotient 9 et se trouve sur
le cote du chiffre de poids le plus faible parmi les sections par-
tielles Alimentee par le signal de valeur " 1 ", une partie de la
section partielle 258 effectue une operation particu- liere differente
des operations dessections partielles 251 a 257 Ceci sera decrit
ulterieurement Les chiffres de re- ference 8 a 8 designent des unites
de commande 8 disposees dans les sections partielles individuelles 251
a 258. 2510280 27 Conformement au principe de la presente invention le
dispositif cryptographique de la figure 6 recoit les varia- bles e, N
et M de la part des lignes de transmission de signaux d'entree 281,
282 et 283 et effectue l'operation C Me modulo n de maniere a delivrer
la variable C dans la ligne de trans- mission de signaux de sortie 29
De facon similaire les varia- bles d, N et C sont envoyees par les
lignes de transmission de signaux d'entree 281, 282 et 283 au
dispositif cryptographi- que lors de la mise en oeuvre de l'operation
M C modulo n, avec delivrance de la variable M dans la ligne de
transmission des signaux de sortie 29. Le dispositif cryptographique
recoit un signal de commande de fonctionnement de la part de la ligne
de transmis- sion de signaux d'entree 631 et l'unite de commande 81
delivreun signal de commande pour l'ensemble du dispositif crypto-
graphique Les unites de commandes 82 a 88 ne fonctionnent pas. En
d'autres termes les sections partielles 251 a 258 sont rea- lisees
avec une constitution identique et l'une des unites de commande est
utilisee Par consequent, au lieu de prevoir une unite de commande dans
chaque section partielle, il est possi- ble de prevoir separement une
seule unite de commande pour les sections partielles, comme cela est
le cas pour le calculateur de quotient 9. L'etat de fonctionnement du
dispositif cryptogra- phic est delivre a l'exterieur par
l'intermediaire de la ligne de transmission de signaux de sortie 64 l
Differents si- gnaux de commande necessaires pour effectuer le calcul
servant a la cryptographie sont delivres non seulement par l'unite de
commande 81, mais egalement par la section 61 de post-traite- ment de
calcul du quotient et par des elements situes dans la section
partielle 251 autreset que l'unite de commande 81 Les noms des signaux
circulant dans la ligne 26 de transmission de signaux de commande
d'exponentiation, dans la ligne 21 de trans- mission de signaux de
commande de multiplication et dans la li- gne 22 detransmission de
signaux de commande de division sont respectivement EXP-SEL, M-SIG et
D-SIG La ligne de transmis- 2510280 28 sion de signaux 27 comprend 12
lignes et leur nom sont respec- tivement CT 1 A CT 12. Section de
pretraitement de calcul du quotient La figure 7 illustre la section de
pretraitement de calcul du quotient, qui est formee par une memoire
morte "ROM" 68 La memoire ROM 68 est utilisee a la place de la mise en
oeuvre de l'equation (15) Lorsqu'une valeur ln 2 504 l est delivree en
tant qu'adresse dans la ligne de transmission de signaux 19, la
memoire ROM 68 delivre dans la ligne de transmission de signaux 62 une
valeur (213 ln 2504 ll, pre- calculee et memorisee dans cette memoire
Avec un tel agence- cement, la valeur de v calculee au moyen de
l'equation (15) peut etre obtenue dans la ligne de transmission de
signaux 62 par application de bits de poids eleva:de la variable n.
Section de post-traitement de calcul du quotient La figure 8 illustre
l'agencement general de la section 61 de post-traitement de calcul du
quotient, qui ef- fectue les operations des equations (18) et (19) Le
signal M-SIG present dans la ligne 21 de transmission de signaux de
commande de multiplication est compose de quatre signaux, dont chacun
possede une valeur 6 2 j_)+i 2 (I= 0,1,2,3). Incidement on a i O* 4
(j_ 1)+i-21 = M 2,j a partir de l'equa-.tion (14) La ligne 24 de
transmission de signaux d'entree applique une valeur de 11 bits de
poids eleve de M 1, obtenue par suppression de 501 bits de poids
inferieur de M 1, repre- sentes par 512 bits dans l'equation (18); la
ligne 23 de transmission de signaux d'entree applique une valeur
consti- tuee par un signal binaire de 14 bits obtenu par suppression
de 500 bits de poids inferieur de Rj+i i(i= 0,1) representes par 514
bits dans l'equation (18) Un groupe 70 de portes ET.i.2504 effectue la
combinaison logique ET de M 1 et de 64 (j 1)+i 22 504 (i= 0,1,2,3,4)
dans l'equation (18); un circuit logique 71 pro- duit la constante 38
de l'equation (18), et un additionneur conservant la retenue (CSA-Q 1)
effectue l'addition contenue dans l'equation (18) de maniere a
calculer la valeur de X" Un additionneur conservant la retenue (CSA-Q
2) 72 comporte Un additionneur conservant la retenue (CSA-Q 2) 72
comporte 2510280 29 sept entrees et deux sorties, corres-Dpndant
toutes a des nombres tiers binaires d'une largeur de 14 bits Un groupe
731 de por- tes ET effectue l'operation ET necessaire pour le calcul
de X" x v dans l'equation (19) C'est-a-dire que le groupe 731 j de
portes ET recoit la valeur v d'une largeur de 6 bits de la part de la
ligne de transmission de signaux 62 et la valeur X" de la part d'un
additionneur 72,effectue la combinaison logique ET de chaque chiffre
de v represente sous la forme d'un nombre binaire et de chaque chiffre
de X"j represente sous la forme d'un nombre binaire. Les resultats de
la combinaison logique ET sont additionnespar un additionneur
conservant la retenue a douze entrees et a deu sorties (CSA-Q 2) 732
en vue d'obtenir la va- leur X" x v Chaque signal de sortie de
l'additionneur 732 3 est envoye a un circuit 733 dans lequel 13 bits
sont elimi- nes dudit signal, et une valeur r X" x v x 213 est obtenue
sous la forme de la somme des signaux qui sont envoyes dans la ligne
de transmission de signaux 734 et 735 Les signaux presents dans les
lignes de transmission de signaux 734 et 735 sont additionnes
respectivement dans les additionneurs a pro- pagation de retenue a une
sortie 741 et 743, et les signaux presents dans les lignes de
transmission de signaux 734 et 735 et -1 sont additionnes dans un
additionneur conservant la retenue a trois entrees et a deux sorties
(CSA-Q 3) 76. Les resultats de l'addition soht additionnes dans
l'addi- tionneur a propagation de retenue 74 Une valeur lX"j x v x 2 +
1 est envoyee dans J une ligne de transmission de signaux de sortie
781 de l'ad- ditionneur 741, tandis qu'une valeur f'"j x v x 2-13 1
est j envoyee dans une ligne de transmission de signaux de sortie 782
de l'additionneur 742 Le signal present dans la ligne de transmission
de signaux 782 est inverse, ce qui envoie dans la ligne de
transmission de signaux 783 la valeur bi- naire lX" x v x 2 132 J-1,
dont les bits respectifs sont in- verses, c'est-a-dire la valeur
absolue de EX" x v x 2 13 l, c'est-a-dire IlX'j x v x 2 131 Dans une
ligne 784 de trans- 2510280 30 mission de signaux de sortie du bit de
poids le plus eleve de l'additionneur 743, on obtient une valeur " O "
ou " 1 " se- lon que le signe de lX"j x v x 2-1 t c'est-a-dire le
signe de X" est X" 2 O ou X" < O La combinaison ET de l'inver- j d 3
se du signal present dans la ligne de transmission de si- gnaux 784 et
du signal present dans la ligne de transmission de signaux 781 est
obtenue sous la forme de LX" x v x 2 1 3 J dans une ligne de
transmission de signaux 791, lorsque X"j 2 0. La combinaison ET des
signaux presents dans la liane de trans- mission de signaux 784 et 783
est delivree sous la forme IlX"j x v x 2 1311 dans une ligne de
transmission de signaux 792 lorsque X"j < 0 Le signal present dans la
ligne de transmission de signaux 781 est applique a un detecteur 741
de la valeur 32, qui delivre une valeur + 31 dans une ligne de
transmission de signaux 793 lorsque X" O et xll x v x 2 1 + 1 = 32 Le
signal inverse present dans la ligne de transmission de signaux 782
est envoye a un decodeur 752 de la valeur 32 en vue de fournir une
valeur I-311 dans une ligne de transmis- sion de signaux 794 lorsque
X" < O et I Fx" x v x 2-1 ~ J= 32. 4 J i Etant donne que
l'intervalledvaleurs de Q"j est -31 < Q"j ' 31, J IQ"j A¦peut etre
represente par cinq bits La combinaison OU des bits correspondant a
des signaux a 5 bits presents dans la ligne de transmission de signaux
791 a 794 est envoveedans une ligne de transmission de signaux 80 Le
signal present dans la ligne de transmission de signaux 80 est
constitue de cinq bits de IQ"jl de Q" defini dans l'equation (19) Dans
la ligne de J ~J transmission de signaux 784 est delivre un signal qs
de Q" j qui est " O " ou " 1 " selon que X"i 2 O, c'est-a-dire Q"j 2 O
ou X" < 0, c'est-a-dire Q"j < O Dans une ligne de transmis- sion de
signaux 82, qui est une combinaison des lignes de transmission de
signaux 80 et 784, se trouve delivre le bit de poids le plus eleve
sous la forme de qs et les autres cinq bits sous la forme de I Q"I 1.
Dans la ligne 22 de transmission de signaux de commande de division
est envoye, sous l'effet de l'action- nement d'un selecteur 83, le
contenu de la ligne de transmis- 2510280 31 sion de signaux 82 lorsque
CT 10 = O et " 100001 ", c'est-a-dire -1, en provenance d'un circuit
753 lorsque CT 10 = 1. Pour effectuer les operations des equations
(10) et (19), la section 61 de post-traitement de calcul du quo- tient
est alimente par 14 x 2 bits de poids eleve de Rj+i (i= 0,1) en
provenance de la liane de transmission de j-M,i signaux 23, par 11
bits de poids eleve de M 1 en provenance de la ligne de transmission
de signaux 24 et de quatre bits 64 (j+ 1)+i 2 i (i= 0,1,2,3) en
provenance de la ligne de trans- mission de signaux 21 La section 61
de post-traitement du calcul du quotient calcule X" conformement a
l'equation (18) J et calcule Q" fourni par l'equation (19)
conformement a la J condition que l'on ait X" suivant> O ou X" <
OLorsque J J CT 10 = 0, la valeur absoluel Q"jl de Q"j est representee
par cinq bits et le signe de Q" est represente par un bit, c' j
est-a-dire qu'un total de 6 bits est envoye dans la ligne 22 de
transmission de signaux de commande de division Dans ce cas cependant
le signe qs de Q" est represente par O ou J 1 selon que l'on a Q"j> O
ou Q" < 0 Lorsque CT 10 = 1, la valeur obsolu de Q" est 1 et le signe
q 5 de Q" est repre- J J sente par 1. Details de la section de
post-traitement de calcul du quotient La figure 9 montre un exemple
specifique du groupe 70 de portes ET, dans lequel 64 (j_ 1)+i-2 i 2504
(i= 0,1,2,3) en provenance de la ligne de transmission de signaux 21
et M 1 comportant onze bits provenant de la ligne de transmission de
signaux 24 sont combines l'un a l'autre selon la fonction logi-,.2-504
que ET, de maniere a realiser l'operation M 1 4 (jl)+l 2 i 254
contenue dans l'equation (18). La figure 10 illustre un circuit
logique 71 des- tine a fournir la constante S = 38 dans l'equation
(18) La figure 11 montre un additionneur conservant la retenue a sept
entrees et a deux sorties (CSA-Q 1) 72, qui est cons- titue par une
combinaison de trois additionneurs conser- vant la retenue a trois
entrees et a deux sorties (CSAUQ 1) 901 905 Chacun des additionneurs
conservant la retenue 2510280 32 nue a trois entrees et a deux sorties
(CSAUQ 1) 90 A 90 _ est agence de maniere que les bits correspondants
des trois entrees sont respectivement additionnees par des
additionneurs complets en un nombre egal au nombre des bits de chaque
entree, comme cela est represente sur la figure 12 La figure 13
illustre un additionneur a conservation de retenue a douze entrees et
a deux sorties (CSA-Q 2) 732 ' qui est constitue par des addi-
tionneurs a conservation de retenue a trois entrees et a deux sorties
(CSAUQ 2) 91 a 91 o La figure 14 montre a titre d'exemple l'un des
additionneurs a propagation de retenue a deux entrees et a une sortie
741 a 743, qui est agence de maniere que les bits correspondant des
deux entrees sont respectivement additionnes par des additionneurs
complets presents en un nombre identique au nombre des bits de chaque
entree, et la retenue de chaque additionneur complet est realisee
selon un ordre croissant. Sections partielles. La figure 15 illustre a
titre d'exemple l'agence- ment de l'une des sections partielles de 251
a 258 de la fi- gure 6,dans laquelle sont prevus des registres 101,
102, 103, 104 et 105 dont chacun correspond a l'une des huit parties
de subdivision de chacun des differents registres que sont le re-
gistre 1 pour L,le registre 2 pour e, le registre 3 pour n, le
registre 4 pour C et le registre 5 pour M 12 Aux extremites de poids
le plus faible des registres 101 a 105 sont raccordees respectivement
des lignes de transmission de signaux d'entree 101 R A 105 destines a
envoyer a ces registres, des signaux provenant d'une section partielle
d'ordre inferieur Aux ex- tremites de poids le plus eleve des
registres 101 a 105 sont raccordees des lignes de transmission de
signaux de sortie 101 L A 105 L servant a appliquer, a partir desdits
registres, des signaux a une section partielle d'ordre superieur Il
est prevu un selecteur 106 constituant l'un des huit elements de
subdivision du selecteur 6 et qui est commande par un signal present
dans une ligne 113 de transmission de signaux d'en- tree Il est prevu
un additionneur principal 106 constituant 2510280 33 l'une des huit
parties de subdivision de la section 10 de l' additionneur principal
Des lignes de transmission de signaux d'entree 114 et 115 et une ligne
de transmission de signaux de sortie 116 sont raccordees a
l'additionneur principal 110. Le contenu du registre 103 et un signal
present dans la li- gne de transmission de signaux d'entree 103 R sont
envoyes par l'intermediaire d'une ligne de trannission de signaux 117
a l'additionneur principal 110 Le contenu du bit de poids le plus
eleve du registre 102 est envoye par l'intermediaire de la ligne de
transmission de signaux 18 a l'unite de commande Les signaux servant a
commander le fonctionnement de la section partielle sont envoyes par
l'intermediaire des cinq lignes de transmission de signaux d'entree 63
et les noms de ces signaux sont CLOCK, e-in, n-in, START et C-out
L'etat de fonctionnement de la section partielle est transmis a l'ex-
terieur de cette derniere par l'intermediaire des trois lignes de
transmission de signaux 64 et les noms de ces signaux sont CT 2, n-end
(fin de n) et CRYPT-end (fin de chiffrage) Un signal indiquant l'etat
de la propagation de la re- tenue de chacune des sections partielles
est ap- plique par l'intermediaire de la ligne de transmission de si-
gnau F d'entree 65 et un signal indiquant l'etat de propagation c la
retenue dans l'additionneur principal 110 est envoye par l'
intermediaire de la ligne de transmission de signaux de sortie 66 a
l'exterieur de la section partielle, le nom de ce signal etant CRY-end
(fin de report) Un signal indiquant que la sec- tion partielle 25 est
la plus eloignee du calculateur de quo- tient 9, comme par exemple la
section partielle 258 sur la fi- gure 6, est alimenteepar
l'intermediaire de la ligne de trans- mission de signaux 67, par un
signal dont le nom est TAIL (queue Lorsque le signal TAIL est egal a "
1 ", la section partielle 25 est la plus eloignee du calculateur-de
quotient 9 A la sui- te la procedure d'exponentiation, la section
partielle 25 exe- cute les equations (16), (17) et (20) A (24) sur la
base de 1 ' equation (14) L'equation (15) est mise en oeuvre par la
sec- tion 60 de pretraitement de calcul du quotient et les equations
2510280 ~ 1 i (18) et (19) sontmises en oeuvre par la section 61 de
post- traitement de calcul de quotient Dans le cas oA? le calcula-
teur de quotient 9 et plusieurs des sections partielles sont
raccordees comme cela est represente sur la figure 6, les si- gnaux
principaux de chaque section partielle et le calcul servant a la
cryptographie sont bases sur des relations telles que decrites
ci-apres Les details des sianaux seront decrits ulterieurement. Le
dispositif cryptographique applique la variable eal'ensemble des
registres 102 (designesci-apres sous le terme de registres pour e) de
l'ensemble dessections partielles 25 lors de l'application du signal
e-in en provenant de la ligne 63 de transmission de signaux d'entree
de commande, applique la variable N a l'ensemble de registres 103 lors
de l'applica- tion du signal n-in et applique la variable M a
l'ensemble des registres 101 lors de l'application du signal START
Apres ap- plication de la variable M, les registres 102 pour e
continuent a realiser un decalage circulaire vers la gauche bit par
bit, jusqu'a ce que le chiffre de poids le plus eleve de chaque re-
gistre 102 pour e devienne egal a " 1 ". Ensuite lors de l'application
du signal CT 5, le dispositif cryptographique realise l'operation du
pas 1 de q la procedure d'exponentiation, c'est-a-dire que l'operation
C 1 est executee. Ensuite lors de l'application du signal CT 6, 1 '
operation M 2 C du pas 2 a ou M 2 M du pas 2 b de la proce- dure
d'exponentiation est executee (Ici Mi C tient toujours compte de
l'agencement du dispositif cryptographique) Pendant la periode pendant
laquelle le signal CT 7 devient egal a " 1 ", la multiplication et la
division R M 1 x M 2 modulo N dans le pas 2 a ou dans le pas 2 b de la
procedure d'exponentiation sont executees et, lors de l'application
d'un signal MDEND, la multiplication et la division sont arretees
Alors l'ope- ration C R est executee compte-tenu de l'agencement du
dis- positif cryptographique. L'execution de la multiplication et de
la divi- sion R M 1 x M 2 modulo n, basee sur la procedure
d'exponen2510280 35 tiation, est commandee de la maniere suivante: la
valeur du signal EXP-SEL est determinee par chaque bit e de la varia-
i ble e Lorsque le signal EXP-SEL est " O ", le pas 2 a de la pro-
cedure d'exponentiation est execute, et lorsque le signal EXP-SEL est
" 1 ", le pas 2 b de la procedure d'exponentiation est executee Lors
de l'achevement de l'operation de l'equa- tion (1), c'est-a-dire C Me
modulo n, par le calcul indi- que ci-dessus, la valeur du signal
CRYPT-end est transformee de " O " A " 1 " et, lors de l'application
du signal C-out, la variable C obtenue par le calcul pour la
cryptographie est delivree a l'exterieur. Avec un tel agencement, le
calcul pour la crypto- graphie peut etre realise en suivant le
principe de la pre- sente invention en raccordant le calculateur de
quotient 9 et l'ensemble des sections partielles comme represente sur
la figure 6 Il en va de meme dans le cas oA? le calculateur de
quotient 9 est subdivise en la section 60 de pretraitement de calcul
du quotient et en la section 61 de post-traitement de calcul du
quotient. Details des sections partielles Les registres 101, 103, 104
et 105 sont constitues sous la forme de registres a decalage a
entrees-sorties en parallele a quatre bits, comme cela est represente
sur les figu- res 16, 17, 18 et 19 et le transfert par decalage dans
ces registres est effectue par des signaux CT 4, CT 3, CT 12, et CT 6
et CT 9 Le registre 104 peut realiser le prepositionne- ment en
parallele d'un signal a 64 bits provenant d'une li- gne de
transmission de signaux 116, et ce sous la commande du signal CT 11
Dans le cas oA? le signal TAI Lest " 1 " lorsque le signal CT 5 est
envoye, " 1 " est preregle uniquement dans le bit de poids le plus
faible du registre 104 et les autres bits sont preregles sur W", et
lorsque le signal TAI Lest " O ", le registre 104 est entierement
efface par l'application du si- gnal CT 5 Le registre 105 est
egalement commande par le si- gnal CT 6 et permet le prepositionnement
du signal a 64 bits M 2 en parallele Le registre 102 est constitue
sous la forme 2510280 36 d'un registre a decalage a un bit comme cela
est represente sur la figure 20 et son decalage est commande par le
signal CT 1 Dans la section partielle 258, lorsque le signal CT 2
passe a la valeur " 1 ", le registre 102 est place dans son etat de
fonctionnement circulaire La figure 21 illustre un exemple specifique
du selecteur 106. La figure 22 montre l'agencement general d' une
forme de realisation de l'additionneur principal 110. Un calculateur
140 servant a calculer le produit M 1 -M 2 j. visible sur la figure
22, est agence comme cela est decrit sur la figure 23 Un calcultateur
150 servant a effectuer 1 ' operation -Q jn est agence comme
represente sur la figure 24 Le bit de signe du signal Q present dans
la ligne 134 de transmission de signaux de commande de division
commande un selecteur (SEL-Q) 151 de maniere qu'il selectionne un si-
gnal N dans ure ligne de transmission de signaux 152 et une ligne de
transmission de signaux 154 en provenance de la section partielle
d'ordre inferieur immediatement suivante, et un signal N dans-une
ligne de tranmission de signaux 153 en provenance du registre 103 pour
N et une ligne de trans- mission de signaux 155 en provenance de la
section partielle d'ordre inferieur immediatement seivante Le signal
selec- tionne et le signal Qj present dans la ligne de transmis- sion
de signaux 134 sont combines selon la fonction logique ET Un
additionneur 60, visible sur la figure 22, est cons- titue par des
additionneurs contenant la retenue a trois entrees et deux sorties
1611 A 1611, comme represente sur la figure 25 Comme cela est
represente sur la figure 26, l'addi- tionneur conservant la retenue a
trois entrees et a deux sorties 261 comporte 66 bits pour chaque
entree et sortie, et le bit de poids le plus eleve des 64 bits sur le
cote d' ordre inferieur dans l'additionneur 161 est aiguille pour etre
envove a l'additionneur conservant la retenue correspon- dant 161 de
la section partielle suivante d'ordre superieur, comme cela est
indique par une ligne de transmission de si- gnaux 880 Un signal
applique par l'intermediaire d'une ligne 2510280 37 de transmission de
signaux 880 ' en provenance du cote d'ordre inferieur correspondant
est envoye au cote des sorties de rete- nue de tous les additionneurs
complets PA Les circuits 170 L 170 R de la figure 22 sont des
registres a 66 bits, comme cela est represente sur la figure 27 Un
circuit 180 sur la figure 22 additionne deux signaux de sortie
provenant de l'addition- neur 160 de cette section partielle, au moyen
d'un addition- neur a propagation de retenue 184, afin de fournir le
signal de sortie tel que represente sur la figure 28 Les retenues
resultant de cette addition sont envoyees l'une apres l'autre a la
section partielle suivante d'ordre superieur Dans la section partielle
de poids le plus important 251, les compo- santsde retenue dans le
signal de sortie provenant de l'addi- tionneur 160 sont additionnespar
un additionneur 186 et une partie du resultat de l'addition est
envoyee a l'unite de commande 81 par l'intermediaire d'une ligne de
transmission de signaux 187 Un detecteur de retenue 190 sur la figure
22 effectue la combinaison logique OU des sorties NON des portes
OU-Exclusifsur les bitscorrespondants des deux sorties additionnees en
provenance de l'additionneur 160, comme dela est represente sur la
figure 29, et le detecteur 190 produit un signal de sortie " O " ou "
1 " selon qu'une retenue devant.etre transferee a la section d'ordre
superieur est fournie par l'addition des 66 bits dans l'additionneur
160. Sur la figure 22, les selecteurs 301 et 302 sont commandes par le
signal CT 10 en vue de selectionner un signal obtenu par
multiplication de chaque resultat de calcul des 4
registrescorrespondants 170 L et 170 R par 2 et un signal cor-
respondant directement au resultat du calcul C'est-a-dire que dans le
cas du calcul de compensation, le signal corres- pondant au resultat
du calcul est selectionne,et lorsque le signal est obtenu par la
multiplication, les quatre bits de poids superieur provenant de la
section partielle d'ordre inferieur immediatement suivante sont
ajoutees au cote de poids inferieur du signal selectionne. La figure
30 montre l'etat dans lequel les regis- 2510280 38 tres 1011 A 1018
des sections partielles 251 a 258 representees sur la figure 6 sont
accouples ensemble de maniere a former le registre 1 d'une longueur de
512 bits, etant donne que l'on a 64 x 8 = 512 Le registre 1 memorise
la variable M possedant une longueur de 512 bits La figure 31 illustre
l'etat dans lequel les registres 1021 A 1028 des sections partielles
251 a 258 sont accouples ensemble de maniere a regler le registre 2
pour e, d'une longueur de 512 bits, qui memorise la variable e
possedant une longueur de 512 bits Le registre 2 pour e a pour rale de
decaler circulairement, bit par bit, les signaux de 512 bits vers la
gauche La figure 32 illustre l'etat dans lequel les registres 1031 A
1038 des sections partielles 251 a 258 sont accouples ensemble de
maniere a constituer le re- gistre 3 d'une longueur de 512 bits, qui
memorise la variable n possedant une longueur de 512 bits La figure 33
montre l'etat dans lequel les registres 1041 A 1048 des sections par-
tielles 251 a 258 sont accouples ensemble de maniere a former le
registre 4 pour C possedant une longueur de 512 bits, qui memorise la
variable R(C) possedant une longueur de 512 bits. La figure 34 montre
l'etat dans lequel les registres 1051 A 1058 des sections partielles
251 a 258 sont accouples ensemble de maniere a former le registre 5
pour M 2, possedant une longueur de 512 bits, qui memorise la variable
M 2 d'une longueur de 512 La figure 35 montre l'etat dans lequel les
selecteurs 1061 A 1068 des sections partielles 251 a 258 sont
accouplees de maniere a servir de selecteur 6 a deux entrees et
possedant une largeur de 512 bits. La figure 36 montre l'etat dans
lequel les addi- tionneurs principaux 1101 A 1108 des sections
partielles 251 a 258 sont accouples ensemble de maniere a former
l'addition- neur principal 10 possedant une largeur de 514 bits La fi-
gure 37 montre l'etat dans lequel les calculateurs de M -M 2,j 1401 A
1408 de chaque additionneur principal 110 des sections partielles 251
a 258 sont accouples ensemble et dans lequel la ligne de transmission
de signaux 1141 (a= 1,2, 8) est subdiviseeen lignes de transmission de
signaux d'entree 114 La et 2 5510280 39 114 Ra En raison d'un tel
accouplement, la combinaison logique Ra' ET de M 1-M 2,j (oA? M 1 est
a 512 bits et M 2 est a 4 bits), dans l'equation (20) peut etre
realisee La figure 38 montre l'etat d'accouplement des calculateurs de
-Q i -1501 A-1508 de chaque additionneur principal 110 des sections
partielles 251 a 258, au moyen desquels la combinaison logique ET de
-Q" N dans 1 ' equation (20) peut etre effectuee La figure 39 montre
l'etat d'accouplement des additionneurs 1601 A 1608 de chaque addi-
tionneur principal 110 des sections partielles 251 a 258. La figure 40
montre l'etat d'accouplement des registres 170 La a 170 L 8 de chaque
additionneur principal 110 des sections partielles 251 a 258 De meme
les registres 170 R 1 A 170 R 8 sont accouples de facon similaire La
figure 41 montre 1 ' etat d'accouplement des circuits 1811 A 1818 de
chaque additionneur principal 110 des sections partielles 251 a 258 La
figure 42 montre l'etat d'accouplement des detecteurs de re- tenue
1901 A 1908 de chaque additionneur principal 110 des sections
partielles 251 258 avec le circuit 1351 de la sec- tion partielle 251.
La figure 43 est un schema explicatif des ope- rations realiseessur
les figures 39 a 40 Les circuits 160, 170 L, 170 R et 180 effdctuent
chacun un calcul a-66 bits dans les sections partielles 251 a 258,
mais, a l'etat accou- ple,les sections partielles 252 a 258 effectuent
chacureun calcul a 64 bits Ainsi c'est le calcul d'un total de 512 + 2
= 514 bits, qui est effectue Les figures 44 et 45 illus- trent
l'operation d'accouplement du calculateur 140 de Mi'M 2,j represente
sur la figure 37. A partir des lignes de transmission de signaux
d'entree 114 L 1 A 114 L 8 sur la figure 37, la variable M 1 est
appliquee par pas de 64 bits aux sections partielles 251 a 258, trois
bits d'ordre superieur de l'entree sont envoyes dans chacune des
lignes de transmission de signaux 114 L 2 114 R 7 a partir de chacune
deslignes de transmission de signaux 114 R 1 A 114 R 7, et un signal "
O " de trois bits est applique a partir d'une ligne de transmission de
signaux 2510280 40 114 R 8 Il en resulte que la combinaison logique ET
de M 12, (M 1 comportant 512 bits et M 2 j 4 bits, peut etre realisee.
Le nombre des chiffres significatif utilisespour l'operation M ' M 2 j
est de 514 a partir de l'extremite d'ordre inferieur, et le 515-eme
bit et les bits d'ordre superieur sont negli- ges, mais ceci n'a
aucune importance pour les raisons deja decrites. La figure 46 montre
l'operation d'accouplement d' un calculateur de -Qj N represente sur
la figure 38 (voir egale- ment figure 24) Les lignes de transmission
de signaux 1521 A 1528 subdivisent N (512 bits) de facon uniforme par
huit en ensembles de 64 bits, et appliquent ces derniersau calculateur
de -Qj N a partir du cote des positions d'ordre superieur Les lignes
de transmission de signaux 1531 A 1538 subdivisent de facon uniforme
les signaux inverses des bits respectifs de n par huiten ensemblede 64
bits et les appliquent a partir du cote correspondant a la position
d'ordre superieur Les lignes de transmission de signaux 1541 A 1547
appliquent 4 bits d' ordre superieur des signaux respectivement dans
les lignes de transmission de signaux 1522 A 1528 Une ligne de
transmis- sion de signaux 1548 applique un signal " 0000 " Les lignes
de transmission de signaux 1551 A 1557 envoient 4 bits d' ordre
superieur des signaux dans les lignes de transmission de signaux 1532
A 1538 Une ligne de transmission de signaux 1558 applique un signal "
0000-", lorsque le signal TAIL pro- venant d'une ligne de transmission
de signaux 156 (voir fi- gure 24) est egal a " 1 " Il en resulte que
la combinaison logique ET de -Q"i et N peut etre effectuee Le nombre
des chiffres significatifs pour l'operation -Q"j x N est egale a 514 a
partir de l'extremite d'ordre inferieur, et le 515-eme bit et les bits
d'ordre superieur sont negliges, mais ceci n'a aucune importance pour
les raisons deja indiquees. La figure 47 est un schema permettant
d'expliquer l'operation d'accouplement du registre 170 represente sur
la figure 40 Les registres 170 L 1 A 170 L 8 servent a former un
registre a 514 bits, et ce dans son ensemble de la memes manie-
2510280 41 re que cela a ete decrit precedemment en liaison avec la
figu- re 4 Lorsque le signal CT 10 est " 1 ", les signaux des regis-
tres 170 L 1 A 170 L 8 sont envoyes, telsquels,,dans les lignes de
transmission de signaux 171 L 1 A 171 L 8 Lorsque le signal CT 10 est
'" O ", les signaux resultant du decalage, sur une eten- due de 4
bits, des registres 170 L 1 A 170 L 8 vers le cote d'or- dre superieur
sont envoyes dans les lignes de transmission de signaux de sortie 171
L 1 A 171 L 8 Il en resulte que, etant don- ne que les valeurs de Rj+
11 et R 1 sontmemorisees dans les registres 170 et 170 R 2 *Rj+ 1 et 2
R+ 10 sont envoyves L R j+ 1,i j+ 1,0 dans les lignes de transmission
de signaux 171 L et 171 R lorsque le signal CT 10 est " O " et,
lorsque ce signal est " 1 ", Rj+ 1,1 et Rj+ 1,0 sont envoyes dans les
lignes de transmission de signaux 171 et 171 R La condition CT 10 = O
permet l'addition indiquee dans l'equation (20) et la condition CT = 1
permet l'addition indiquee dans l'equation (23). La figure 48 est un
schenapermettant d'expliciter l'operation d'accouplement d'un
detecteur de retenue 190 re- presente sur la figure 42 Les fleches
1911 A 1918 indiquent des valeurs de signaux envoyes dans les lignes
de transmis- sion de signaux 661 a 668 des detecteurs de retenue 1901
A 1908. Unite de commande La figure 49 montre l'agencement general de
l'uni- te de commande 8, qui est constituee de cinq unites de comman-
de (CTL 1) 230, (CTL 2) 250, (CTL 3) 260, (CTL 4) 270, (CTL) 280 et
d'autres circuits associes A partir d'une ligne de trans- mission de
signaux d'entree 203, un signal CLOCK est envoye a toutes les unitesde
commande 230 a 280, les signaux e-in, n-in et START sont envoyes a la
premiere unite de commande 230 et le signal C-out est envoye a la
cinquieme unite de commande A partir d'une ligne de transmission de
signaux d'entree 205, un signal CARRYEND (fin de retenoe)est envoye a
la quatrieme unite de commande 270, tandis qu'un signal SIGN (signe)
est envoye a partir d'une ligne de transmission de signaux d'en- tree
206 a la quatrieme unite de commande 270 La premiere 2510280 42 unite
de commande 230 envoie des signaux CT 2 et n-end dans une ligne de
transmission de signaux de sortie 204 et la seconde unite de commande
delivre le signal CRYPT-end Le signal CT 10 de la quatrieme unite de
commande 270 est envoye dans une ligne de transmission de signaux de
sortie 220 de cette unite de commande Le signal EXP-SEL est delivre a
partir de la troisieme unite de commande 260 dans une ligne de
transmission de signaux de sortie 221 de cette unite de com- mande Les
signaux CT 1 A CT 12 sont envoyes dans une ligne de transmission de
signaux de sortie 227 raccordee a toutes les unites de commande Une
ligne de transmission de signaux de sortie 251 de la seconde unite de
commande 250 transmet le signal SFT 1 a un circuit OU 800, une ligne
de transmission de signaux de sortie 252 transmet le signal CT 5 a la
troisie- me unite de commande 260 et a la ligne de transmission de
signaux 227, et une ligne de transmission de signaux de sor- tie 253
transmet un signal es-end (fin es) a la troisieme unite de commande
260 La troisieme unite de commande 260 applique le signal CT 7 par
l'intermediaire d'une ligne de transmission de signaux de sortie 263 a
la quatrieme unite de commande 270 et a la ligne de transmission de
signaux 227 La quatrieme unite de commande 270 applique un signal
MDEND par l'intermediaire d'une ligne de transmission de signaux de
sortie 264 a la troisieme unite de commande 260 et a une ligne a
retard 801 La ligne de transmission de si- gnaux 18 envoie l'element e
de la variable e a la seconde unite de commande 250. Les figures 50 A
A 50 U, et les figures 50 A 2 A 50 U 2, qui en sont la suite
correspondante, montrent des for-
mes d'ondes des signaux CLOCK, e-in, CT 1, CT 2, n-in-, CT 3, n-end,
START, CT 4, MDEND, CT 5, SFT 1, es-end, CT 6, CT 7, MDEND, e-out, CT
11, CT 12 et CRYPT-end, qui apparaissent dans des parties respectives
de l'unite de commande de la figure 49 lorsque cette derniere est en
fonctionnement. Ci apres,on va donner en reference a la figure 50,
2510280 43 une description du fonctionnement de l'unite de commande 8
representee sur la figure 49 L'unite de commande 8 recoit et e delivre
des signaux pour la commande de l'operation C-M modu- lo N de la
maniere suivante: le signal CLOCK du dispositif cryptographique est
toujours applique a l'unite de commande 8 Lors de l'envoi du signal
e-in a un instant t 1, la premie- re unite de commande 230 delivre le
signal CT 1 de commande d' entree de la variable e, au moyen duquel la
variable e est introduite bit par bit, et ce au moyen de 512
impulsions d' horloge Une fois achevee cette operation, la premiere
unite de commande 230 delivre, a cet instant t 2 le signal CT 2
representant l'achevement de l'introduction de la variable e. Ensuite
lors de l'application du signal n-in a un instant t 3, la premiere
unite de commande 230 delivre le signal CT 3 de commande d'entree de
la variable n, avec in- troduction de cette variable N par pas de 4
bits, au moyen de 128 impulsions d'horloge A l'achevement de cette
opera- tion, la premiere unite de dommande 230 delivre le signal n-end
representant l'achevement de l'introduction de la va- riable e a cet
instant t 4. Ensuite, lorsque le signal START est applique a un
instant t 5, la premiere unite de commande 230 delivre un signal CT 4
de commande d'introduction de la variable M commandant l'introduction
de cette variable M par ensemblesde 4 bits, au moyen de 128 impulsions
d'horloge A l'acheve- ment de l'introduction de la variable M, l'unite
de commande 230 delivre le signal MDEND representant la fin de
l'intro- duction de la variable M a cet instant t 6 Simultanement 1 '
unite de commande 230 delivre le signal CT 5 servant a ini- tialiser
les registres (figure 15) a l'interieur du disposi- tif
cryptographique, avant de realiser le demarrage de l'ope- ration C Me
modulo n. Ensuite, la seconde unite de commande 250 deli- vre le
signal SFT 1 au moyen duquel le contenu du registre 102 pour e, dans
lequel est memorisee la variable e, est de- cale circulairement vers
la gauche bit par bit, et delivre 2510280 44 ce signal en tant que
signal CT 1 par l'intermediaire du circuit OU 800, a partir d'un
instant t 7 A cet instant le signal CT 1 est envoye sous la forme
d'impulsions d'horloge en un nombre egal au nombre des O situes du
cote d'ordre superieur de la variable e representeepar 512 bits
Lorsque le bit de poids le plus important du registre pour equi
possede une lon- gueur de 512 bits et dans lequel est memorise la
variable e, passe a l'etat " 1 " apres repetition d'un tel decalage
circu- laire a gauche bit par bit, la seconde unite de commande 250
envoiele signal es-end representant la fin du signal SFT 1 a un
instant t 8 Ensuite les differents signaux suivants sont delivres en
vue de l'execution des pas 2 a et 2 b de la procedure
d'exponentiation. Lors de la delivrance du signal es-end, la troi-
sieme unite de commande 260 delivre tout d'abordle signal CT 6 en vue
de la preparation du demarrage de l'operation de
multiplication-division R M 1 x M 2 modulo n, puis delivre le signal
CT 7 indiquant l'operation De ce fait tous les ad- ditionneurs
principaux 1101 A 110 des sections partielles 251a 258 executent
respectivement la multiplication-division R M 1 x M 2 modulo n Lors de
la reception du signal MDEND in- diquant l'achevement de cette
multiplication-division a un instant t 9, le signal CT 7 provenant de
la troisieme unite de commande 260 est place a l'etat 0 Le signal
CARRYEND pre- sent dans la ligne de transmission de signaux 205 et le
signal SIGN present dans la ligne de transmission de signal 206 sont
utilises pendant l'execution de la multiplication- division Ceci sera
decrit ulterieurement de facon detaillee. A chaque achevement de la
multiplication-division, les signaux CT 6 et SF Pl sont delivres de
maniere a effectuer de facon re- petee l'operation C M 1 x M 2 modulo
n Mais lorsque ei de la variable e amenee par decalage au niveau du
bit de poids le plus important du registre pour e est " 1 "
immediatement apres l'achevement du pas 2 a de la procedure
d'exponentiation, le signal SF Pl est " O " Le signal CT 7 est delivre
en tant que signal indiquant les periodes d'execution des pas 2 a et 2
b 2510280 45 de la procedure d'exponentiation Pendant l'execution de
la multiplication-division, le signal EXP-SEL commandant la
commutation des selecteurs 1061 A 1068 est envoye dans la ligne de
transmission de signaux 221 Ici, lorsque la valeur du signal EXP-SEL
est 0, le pas 2 a de la procedure d'exponen- tiation est execute et
lorsque le signal EXP-SEL est 1, le pas 2 b est execute Lors de
l'achevement de l'exponentiation, le signal CRYPT-end est envoye par
la seconde unite de com- mande 250. Lors de l'introduction du signal
C-out commandant la delivrance de la variable C hors du dispositif
cryptographique a un instant t 10, la cinquieme unite de commande 280
deli- vre le signal CT 12 indiquant que la variable C sera delivree
par pas de 4 bis, au moyen de 128 impulsions d'horloge, et le signal
CT 11 representant la periode pendant laquelle le signal CT 12 est
valide, reste a 1 pendant l'operation indiquee ci- dessus. De cette
maniere l'unite de commande 8 recoit et delivre des signaux pour la
commande d'une serie de calculs pour l'introduction des variables e, N
et M, en executant l' operation C Me modulo N et en delivrant la
variable C. C Ci-apres on va decrire de facon detaillee les
transmissions des signaux CARRYEND et SIGN et les agencements
specifiques des unites de commande 230, 250, 260, 270 et 280. La
figure 51 illustre un exemple specifique de la premiere unite de
commande (CTL 1) 230 et les figures 52 A A 52 J montrent les formes
d'onde des signaux qui apparaissent dans les parties respectives de la
premiere unite de comman- de 230, lorsqu'elle est en fonctionnement,
les formes d'onde etant designees par les noms correspondants des
signaux sur le cote gauche. Lorsque le signal e-in provenant d'une
ligne de transmission de signaux 231 est introduit par l'intermediaire
d'une ligne a retard 805 dans une bascule bistable 806, la sortie de
la bascule bistable 806 passe au niveau 1 afind' ouvrir une porte 807
Ensuite le signal CLOCK present dans 25 10280 46 -a li Qne de
transmission de signaux 240 est applique par 1 ' Jntermediaire de la
porte 807 a un compteur 808 pour que ce dernier effectue le comptage
et simultanementest applique a une porte 809 de maniere que cette
derniere delivre un signal CT 1 ' dans une ligne de transmission de
signaux de sortie 234. Le signal CT 1 ' est envoye au circuit OU 800
de la figure 49, de maniere a delivrer le signal CT 1 Lorsque le
contenu du compteur 808 atteint 512, la porte 809 est fermee C'est-a-
dire que 512 signaux CT 1 ' sont produits En outre le signal de sortie
du compteur 808 est envoye en tant que signal CT 2 dans une ligne de
transmission de signaux 238 Lorsque le signal n-in est envoye dans une
ligne de transmission de si- gnaux 232, le signal CT 3 est delivre par
une ligne de trans- mission de signaux 235, au moyen 128 impulsions
d'horloge, apres quoi le signal n-end est envoye dans une ligne de
transmission de signaux 239 Lorsque les signaux CT 2 et n-end sont
produits tous les deux, une porte 814 est ouverte En- suite, lorsque
le signal START est applique a la porte 814 a partir d'une ligne de
transmission de signaux 233, le signal CT 4 est delivre de facon
similaire 128 fois dans une ligne de transmission de signaux 236, en
synchronisme avec les im- pulsions d'horloge au moyen d'une bascule
bistable 815,de deux grilles 816 et 818 et d'un compteur 817, apres
quoi le signal MEND est envoye dans une ligne de transmission de si-
gnaux 237 De cette maniere la premiere unite de commande 230 commande
l'introduction des variables e, N et M. La figure 53 montre un exemple
specifique de la seconde unite de commande (CTL 2) 250 et les figures
54 A A 54 G montrent des formes d'onde des signaux, qui apparaissent
dans les parties respectives de la seconde unite de commande 250
lorsqu'elle est en fonctionnement Lorsque le signal M'END est applique
par l'intermediaire de la ligne de transmission de signaux 237 a
partir de la premiere unite de commande 230, le signal CT 5 est envoye
a une ligne de transmission de signaux 252 a partir d'une porte (280)
et ce pendant le re- tard fourni par une ligne a retard 819 En outre,
alors que 2510280 47 le signal MEND est applique et que le signal e
provenant d' une ligne de transmission de signaux 256 reste au niveau
0, les portes 821 et 822 sont ouvertes de maniere a permettre a
travers elles le passage du signal CLOCK, qui est envoye en tant que
signal SFT 1 dans une ligne de transmission de signaux 251 par
l'intermediaire d'un circuit OU 823 Sous l'action du signal SFT 1, le
registre 102 pour e sur la figure 15 subit un decalage vers la gauche
Lorsque le bit le plus important du registre 102 pour e de la section
partielle 25 passe au niveau 1, le signal ei provenant de la ligne de
transmission de signaux 256 passe egalement au niveau 1, ce qui a pour
effet que la sortie Q de la bas- cule bistable 824 passe au niveau 1,
ce qui provoque l'ou- verture d'une porte 825 et l'envoi du signal
es-end par l'intermediaire d'une porte 826 dans une ligne de
transmission de signaux 253 Ensuite, lors de chaque application du si-
gnal STF 2 a partir d'une ligne de transmission de signaux 254, ledit
signal est delivre en tant que signal SFT 1 par l' intermediaire de la
porte 825 et du circuit OU 823 Les si- gnaux de sortie provenant du
circuit OU 823, c'est-a-dire les signaux SFT 1, sont comptes par un
compteur 827, qui delivre le signal CRYPT-end dans une ligne de
transmission de signaux 255, lorsqu'il a atteint l'etat de comptage
512, apres i'intro- duction du signal CT 5. De cette maniere, lorsque
la secondeunite de com- mande 250 est alimentee par le signal MEND
representant la fin de l'introduction de la valeur M, cette unite de
commande effectue la commande du decalage circulaire du contenu du
registre pour e vers la gauche jusqu'a ce que son bit de poids le plus
eleve passe a 1, en delivrantle signal SFT 1 pour un decalage
circulaire du registre pour e vers la gauche, et ce,d'une position
lors de chaque application du signal SFP 2, etdelivrant le signal
CRYPT-end apres le decalage circulaire du contenu du registre pour e
vers la gauche sur un total de 512 positions binaires, c'est-a-dire
apres un cycle de decala- ge circulaire du registre pour e. 2510280 48
La figure 55 montre un exemple specifique de la troisieme unite de
commancb(CT 3) 260 representee sur la fi- gure 49, et les figures 56 A
A 56 H montrent, a titre d'exem- ple, les formes d'onde de signaux qui
apparaissent dans les parties respectives de la troisieme unite de
commande 260 lors- que cette derniere est en fonctionnement. Lors de
l'application d'un signal CT 5 par l'intermediaire de la ligne de
transmission de signaux 252 a partir de la secondeunite de commande
250, les bascules bistables 828, 829, 830 et 831 sont effacees Lors de
l'application du signal es-end-par l'intermediaire de la ligne de
transmission de signaux 253 a partir de la seconde unite de commande
250, le signal CT 6 est envoye par l'intermaediaire d'un circuit OU
832 dans une ligne de transmission de signaux 261 et la bascu- le
bistable 831 est declenchee par l'intermediaire d'un circuit OU 833,
provoquant la delivrance d'un signal de sortie Q de la bascule
bistable 831 en tant que signal CT 7 dans une ligne de transmission de
signaux 263 L'operation R = M 1 x M 2 modu- lo N est declenche et,
lors de l'achevement de ce calcul, le signal MDEND est introduit par
l'intermediaire d'une ligne de transmission de signal 264, par exemple
a un instant ei, a partir de la quatrieme unite de commande M 270 Le
signal MDEND est applique par l'intermediaire du circuit OU 833 a la
bas- cule bistable 831 de maniere a declencher cette derniere en
provoquant le passage du signal CT 7 de 1 a 0 Le signal ei present
dans la ligne de transmission de signaux 256 et le signal de sortie de
la bascule bistable 828 sont envoyes a une porte NON OU-EXCLUSIF 834,
et un signal de sortie et le signal MDEND sont envoyes a une porte ET
835, de sorte que si le signal e est 1 lorsque le signal MDEND est
applique a l'ins- i tant t 1, le signal de sortie provenant de la
porte NON OU EXCLUSIF 834 est O et le signal de sortie de la porte ET
835 reste au niveau 0, ce qui a pour effet que le signal SFT 2 n'est
pas delivre dans la ligne de transmission de signaux 254, comme cela
est represente a l'instant t 2 En outre etant donne que le signal
MDEND, le signal ei presents dans la li- 2510280 49 gne de
transmission de signaux 256 et le signal de sortie Q de la bascule 828
sont envoyes a une porte ET 836, la sortie Q de la bascule bistable
828 passe a 1 dans le cas oA? le si- gnal ei est au niveau 1 au moment
de l'application du signal:DEND En outre le signal MDEND a l'instant t
1 traverseles bascules bistables 829 et 830, en etant envoye ensuite
en tant que signal CT 6 par l'intermrediaire d'une porte 837 et du
circuit OU 832 dans la liane de transmission de signaux 261, a un
instant t 3 Le signal de sortie de la bascule bistable 830 est envoye
par l'intermediaire d'une porte 838 et du cir- cuit OU 833 a la
bascule bistable 831 en vue de declencher cette derniere, en
produisant le signal CT 7 a un instant t 4 Par consequent l'operation
R M 1 x M 2 modulo N est re- prise, c'est-a-dire que le pas 2 b est
execute Lorsque le signal MDEND est applique a nouveau a un instant t
5, les me- mes operations que decrites ci-dessus sont effectuees,
mais, dans le cas oA? le signal ei est au niveau 1, le signal de
sortie du circuit 834 passe au niveau 1, en provoquant l'en- voi du
signal SFT 2 comme represente a l'instant t 6 Mais, lorsque le signal
eiest au niveau O lorsque le signal MDEND apparait a l'instant t 1, le
signal de sortie du circuit 834 passe au niveau 1 de maniere a
provoquer la delivrance du signal SFT 2 et, sous l'effet du signal CT
7 suivant, le pas 2 a est execute A ce moment la, le signal de sortie
Q de la bascule bistable 828 est place au niveau 0. Ainsi, dans la
procedure d'exponentiation, si une condition ei = O apparait
immediatement apres le pas 2 a, alors le contenu du registre 102 pour
e est decale d'une position binaire et une operation i
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