close

Вход

Забыли?

вход по аккаунту

?

FR2511214A1

код для вставкиСкачать
 [loading]
«
Click the Minesoft logo at anytime to completely reset the Document
Explorer.
[1][(4)__Full Text.......]
Discovered items are automatically translated into English so that you
can easily identify them.<br/><br/>If you would like to see them in
the original text, please use this button to switch between the two
options . Discoveries: ([2]Submit) English
Click to view (and print) basic analytics showing the makeup of
discovered items in this publication. [help.png]
[3][_] (29/ 129)
You can use the refine box to refine the discovered items in the
sections below.<br/>Simply type what you are looking for, any items
that do not match will be temporarily hidden. [4]____________________
[5][_]
Physical
(22/ 88)
[6][_]
9 bits
(20)
[7][_]
8 bits
(17)
[8][_]
de 8 bits
(9)
[9][_]
4 bits
(8)
[10][_]
de 9 bits
(6)
[11][_]
7 bits
(4)
[12][_]
six bits
(4)
[13][_]
de 1 bit
(3)
[14][_]
5 bits
(3)
[15][_]
de 4 bits
(2)
[16][_]
de 1 volt
(1)
[17][_]
de 4 millivolts
(1)
[18][_]
4 millivolts
(1)
[19][_]
de 5 bits
(1)
[20][_]
2 N
(1)
[21][_]
6 us
(1)
[22][_]
31 l
(1)
[23][_]
64 l
(1)
[24][_]
6 bits
(1)
[25][_]
14,3 M
(1)
[26][_]
5,3 M
(1)
[27][_]
0 N
(1)
[28][_]
Gene Or Protein
(3/ 33)
[29][_]
Etre
(31)
[30][_]
DANS
(1)
[31][_]
Neur
(1)
[32][_]
Molecule
(2/ 6)
[33][_]
DES
(4)
[34][_]
DOTC
(2)
[35][_]
Disease
(1/ 1)
[36][_]
Tic
(1)
[37][_]
Generic
(1/ 1)
[38][_]
cation
(1)
Export to file:
Export Document and discoveries to Excel
Export Document and discoveries to PDF
Images Mosaic View
Publication
_________________________________________________________________
Number FR2511214A1
Family ID 1993871
Probable Assignee Rca Corp
Publication Year 1983
Title
_________________________________________________________________
FR Title DISPOSITIF POUR ACCOMPLIR UNE SOUSTRACTION BINAIRE D'UN
PREMIER ET D'UN SECOND NOMBRE
Abstract
_________________________________________________________________
L'INVENTION CONCERNE UN FILTRE NUMERIQUE. SELON L'INVENTION, IL
EMPLOIE SELECTIVEMENT UNE ARITHMETIQUE BINAIRE DROITE ET UNE
ARITHMETIQUE A COMPLEMENT A DEUX A DECALAGE DANS UN RESEAU
D'ECHELONNAGE D'ADDITIONNEURS 54, 56, 58, 70, 72, 74, 83, 87, 94 POUR
PROTEGER CONTRE DES DEPASSEMENTS POSITIFS ET NEGATIFS DE SIGNAUX AINSI
QUE POUR DIMINUER LA DIMENSION DES ADDITIONNEURS
LES DEPASSEMENTS POSITIFS ET NEGATIFS DES SIGNAUX SONT EMPECHES EN
ACCOMPLISSANT UNE SOUSTRACTION ET CERTAINES ADDITIONS EN NOTATION DE
COMPLEMENT A DEUX A DECALAGE TANDIS QUE LES DIMENSIONS DES
ADDITIONNEURS SONT DIMINUEES EN ACCOMPLISSANT CERTAINES AUTRES
ADDITIONS EN NOTATION BINAIRE. L'INVENTION S'APPLIQUE NOTAMMENT A LA
PRODUCTION DE SIGNAUX DE TELEVISION SOUS FORME NUMERIQUE.
Description
_________________________________________________________________
La presente invention se rapporte a des circuits de filtrage numerique
et
en particulier, a des circuits de filtrage numerique pouvant
avantageusement etre utilises pour le traitement de signaux de
television sous forme numerique, sans erreur de depassement sous forme
positive
ou negative.
Dans le traitement numerie e de signaux video dans un televiseur, le
signal video analogique detecte est converti en un signal video
numerique par un convertisseur analogique-numerique Le convertisseur
analogiquenumerique ou A/D produira typiquement un signal de sortie
quantifie sur une gamme dynamique sensiblement egale a la gamme
dynamique du signal analogique Par exemple, si le signal analogique a
une gamme dynamique de 1 volt, un convertisseur analogique-numerique
de 8 bits quantifiera le signal en 256 niveaux possibles avec une
resolution de l'ordre de 4 millivolts Ainsi, un increment de 1 bit est
egal a 4 millivolts En preservant la gamme dynamique du signal
d'entree dans le processus de conversion, on conserve une quantite
maximale de resolution de l'image pendant le
traitement du signal numerique.
Quand le signal video a ete converti a une forme numerique, il peut
etre separe, par un filtrage en peigne, en ses composantes de
luminance (Y) et de chrominance (I et Q), pour un plus ample
traitement Le traitement subsequent comprend un filtrage numerique,
tel qu'un filtrage par un filtre passe-bas conventionnellement utilise
pour separer l'information de detail vertical du signal de chrominance
filtre en peigne L'information de detail vertical peut etre alors etre
recombinee au signal de luminance filtre en peigne pour developper un
signal de
luminance totalement restaure De plus, une mesure supple-
mentaire de l'information de detail peut etre reajoutee au signal de
luminance filtre en peigne pour reproduire un signal de luminance
"accentue" L'information de detail supplementaire peut etre controlee
en quantite, par un spectateur pour produire une image qui est plus
"tranchante"
1 '1214
qu'une image ayant une quantite normale d'information de
detail Cependant, le fait d'ajouter la composante supple-
mentaire de l'information de detail au signal restaure de
luminance peut surcharger les circuits de traitement nume-
rique du televiseur Meme en l'absence d'une accentuation volontaire,
l'impulsion ou reponse echelonnee d'un filtre numerique peut avoir des
depassements representes par des nombres numeriques en dehors de la
gamme de quantification d'origine Par exemple, on suppose que le
signal video est
au 250 eme niveau de quantification Si un signal d'accen-
tuation a un niveau de quantification de 7 ou plus est ajoute au
signal, un registre a 8 bits contenant le signal debordera, et
"s'enroulera" a un niveau a l'autre extremite de la gamme du signal
Par exemple, le signal au 250 eme niveau, accru d'un signal au niveau
7 forcera le registre a contenir un signal au premier niveau de la
gamme En effet, un signal ayant une valeur de 111110012 (24910),
ajoute a un signal d'une valeur de 1112 (710), forcera le registre a
prendre une valeur de 0000000002 (O), le premier niveau de la gamme de
256 niveaux Le debordement ou depassement se manifeste dans l'image
reproduite par une transition aigue du noir ou blanc ou inversement,
et est visible sous forme d'un spot ou point perturbateur sur l'ecran
de television Des erreurs de depassement negatif se presentent d'une
facon semblable lorsqu'un registre
saute d'un niveau minimum a un niveau maximum.
Les depassements peuvent egalement se produire dans des filtres
numeriques, oA? les signaux video retardes sont ponderes et combines
pour produire une caracteristique
de reponse souhaitee Il est possible, que des combi-
naisons de signaux intermediaires (dans la structure d'echelle qui y
est utilisee pour combiner les signaux) provoquent les memes types de
depassement positif et negatif ci-dessus decrits Les registres dans le
filtre peuvent momentanement s'enrouler jusqu'a l'autre extremite
de la gamme dynamique du signal.
Ce depassement positif ou negatif d'un registre peut etre empeche par
exemple, en etendant le registre d'un autre bit, afin que le
depassement positif decrit ci-dessus force la valeur de 0111110012
(24910) a passer a 1000000002 (2561 o) Cependant, cela ajoute un prix
supplementaire et une complexite au systeme, car il est generalement
necessaire d'etendre egalement la longueur
des registres subsequents.
Une autre technique pour empecher les depassements positif et negatif
consiste a quantifier le signal sur une plus petite gamme dynamique
que la gamme complete du convertisseur analogique-numerique Par
exemple, les trente niveaux superieurs et les trente niveaux
inferieurs du convertisseur analogique-numerique peuvent normalement
ne pas etre utilises pour permettre des depassements positif et
negatif subsequents dans ces niveaux Cette technique cependant limite
la gamme dynamique du signal au debut
de son traitement, rendant la-technique non souhaitable.
Enfin, des detecteurs de surcharge peuvent etre utilises pour detecter
la presence de conditions de depassement positif et negatif
Cesdetecteurs repondent usuellement aux depassements positif et
negatif en bloquant le signal numerique a un niveau nominal Le signal
bloque sera usuellement a un niveau correspondant a une teinte du
gris, qui est alors visible sous forme d'un spot
ou d'une tache dans une image blanche ou noire.
Selon les principes de l'invention, un dispositif est prevu pour
accomplir une soustraction binaire d'un premier et d'un second nombre
binaire par un filtre numerique comprenant: un premier moyen pour
prendre le complement a deux, par decalage, du premier nombre binaire;
un second moyen pour prendre le complement a deux par decalage et
prendre le complement a deux du second nombre binaire; et un troisieme
moyen pour ajouter le premier nombre binaire dont le complement a deux
est pris par decalage et le second nombre binaire dont le complement a
deux est pris
par decalage et le second nombre binaire dont le complement.
a deux est pris.
Selon un autre mode de realisation, un filtre numerique est revele qui
offre une protection contre les depassemaE positif et negatif, en
centrant les signaux au milieu de la gamme dynamique du filtre Cela
est accompli en convertissant les mots de donnee en forme de
complement a deux par decalage en inversant le bit le plus important
des mots qui sont traites Les mots de donnee
peuvent etre reconvertis en forme binaire droite en re-
inversant le bit le plus important de chaque mot de donnee.
Les mots de donnee sous forme de complement a deux par decalage
peuvent etre reduits en valeur (afin de ponderer les mots) en decalant
les bits de donnee a travers la position du bit le moins important et
en reproduisant le bit le plus important dans la position vide du bit
le plus important d'un registre de donnee Quand deux mots de donnee
sous la forme de complement a deux par decalage dans le filtre sont
combines par addition, les bits de retenue peuvent etre ignores sans
provoquer de depassement
positif ou negatif.
Dans un autre mode de realisation de l'invention, des mots de donnee
dans le filtre numerique sont combines par addition dans un
sous-cricuit tel que les mots soient ajoutes sous forme binaire ou
sous forme de complement a
deux par decalage, et les mots sont combines par sous-
traction dans un sous-circuit tel que les mots soient
soustraits sous forme de complement a deux par decalage.
Selon un autre aspect de l'invention, les mots positivement ponderes
sont combines dans un sens positif dans un premier reseau
d'echelonnage d'additionneurs binaires et les mots negativement
ponderes sont combines dans un sens positif dans un second reseau
d'echelonnage d'additionneurs binaires Les sorties de deux reseaux
d'echelonnage sont alors converties sous forme de complement a deux
par decalage et sont combinees par soustraction dans un autre
additionneur en prenant le complement a deux
de la sortie convertie du second reseau d'echelonnage.
L'agencement de filtrage ne necessite avantageusement qu'une seule
etape de soustraction aux sorties des deux reseaux d'echelonnage.
L'invention sera mieux comprise, et d'autres buts, caracteristiques,
details et avantages de celle-ci
apparattront plus clairement au cours de la description
explicative qui va suivre faite en reference aux dessins schematiques
annexes donnes uniquement a titre d'exemple illustrant plusieurs modes
de realisation de l'invention et dans lesquels la figure 1 montre,
sous forme de schema-bloc, un filtre numerique utilise pour illustrer
les principes de la presente invention; les figures 2 et 3 montrent
des formes d'onde du fonctionnement du filtre de la figure 1 en
utilisant des mots de donnee sous forme binaire droite, les cycles
d'horloge etant indiques sur l'axe des abscisses et l'amplitude sur
l'axe des ordonnees; les figures 4 et 5 montrent des formes d'onde
illustrant le fonctionnement du filtre de la figure 1 en utilisant des
mots de donnee oA? le bit le plus important a ete inverse (forme de
complement a deux decale); les figures 6 et 7 montrent des formes
d'onde sinusoidales illustrant le probleme du depassement negatif et
de sa prevention selon les principes de l'invention; la figure 8
montre, sous forme de schema- bloc, un filtre a reponse impulsionnelle
cosinusoidale limitee
(FIR);
la figure 9 montre, sous forme de schema-bloc, une partie du filtre
FIR cosinusoidal de la figure 8 construit selon les principes de la
presente invention; les figures 10 a et 10 b montrent, sous forme
schematique, la partie de filtre FIR cosinusoldal de la figure 9; la
figure 11 illustre sous forme de schema-bloc, un autre agencement
d'une partie du filtre FIR cosinusoldal de la figure 8 construit selon
les principes de l'invention; les figures 12 a, 12 b et 12 c
illustrent sous forme schematique, la partie de filtre FIR
cosinusoidal de la figure 11; et la figure 13 illustre la
caracteristique de reponse du filtre FIR cosinusoldal des figures 8 a
12; la frequence etant indiquee sur l'axe des abscisses et
l'amplitude normalisee sur l'axe des ordonnees.
En se referant a la figure 1, un filtre numerique est illustre sous
forme de schema-bloc Des signaux d'entree sont appliques a une borne
d'entree 10 et ils passent par une serie d'etages retardateurs dont
les etages 12, 14, 16 et 18 sont illustres Une prise a la sortie de
l'etage 12 est couplee a une entree d'un multiplicateur a coefficient
22, qui multiplie le signal a la prise par un coefficient C 1 i La
sortie de l'etage retardateur 18 est
couplee a une entree d'un second multiplicateur a coeffi-
cient 24, qui multiplie le signal applique par un coeffi-
cient C 2 Les sorties des multiplicateurs 22 et 24 sont couplees aux
entrees d'un circuit de combinaison 20, qui combine, par soustraction,
les signaux qui lui sont appliques. Pour illustrer les principes de la
presente invention, on supposera qu'un signal 8 de forme d'onde
triangulaire est mis sous forme numerique, applique a la borne
d'entree 10 du filtre et est traite Une version retardee du signal, A,
est produite a la sortie de l'etage 12 et elle est multipliee par le
coefficient de ponderation C 1 qui, dans cet exemple, a une valeur de
un demi Un autre signal retarde, B, est produit a la sortie de l'etage
18 et il est multiplie par le coefficient de ponderation C 2, qui a
une valeur de un quart, dans cet exemple Le signal a la sortie du
circuit de combinaison aura la forme de (A/2-B/4) par rapport aux
signaux
retardes A et B aux sorties des etages 12 et 18.
En se referant a la figure 2, on peut y voir les formes d'onde A et B
sous forme numerique Les formes d'onde de la figure 2 qui sont donnees
a titre d'exemple seront obtenues en reponse a la forme d'onde
d'entree 8 de la figure 1 quand le retard entre la sortie de l'etage
12 et la sortie de l'etage 11 sera egal a la moitie de la periode de
la forme d'onde d'entree Ainsi, la forme d'onde A declinera de sa
valeur maximum de 11112 a sa valeur minimum de 00002 en meme temps que
la forme d'onde B croitra de 00002 A 11112 Dans cet exemple, les
formes d'onde A et B sont quantifiees sur toute la gamme dynamique
d'un systeme de mots de 4 bits, et elles sont augmentees ou diminuees
d'une unite sur toute la gamme de seize cycles d'horloge Il faut noter
que le systeme quantifiant est un systeme de mots binaires droits a
quatre bits, allant de
la valeur minimum de 00002 au maximum de 11112.
En se referant maintenant concurremment a la figure 3, on peut y voir
les formes d'onde representant le fonctionnement du filtre de la
figure 1 sur les formes d'onde A et B de la figure 2 La forme d'onde A
est multipliee par un demi en decalant les mots binaires representant
les valeurs des niveaux de la forme d'onde A d'une position de 1 bit
vers la droite et en remplacant le bit le plus important par un zero
Afin de maintenir les valeurs dans les confins d'un systeme a quatre
bits, les bits decales vers la droite de la gamme des mots a 4 bits,
qui ont des valeurs binaires fractionnees, sont rejetes.
Ce processus a pour resultat la forme d'onde A/2 representee sur la
figure 3, qui debut a un niveau de 01112 (qui est 11112 decale vers la
droite de un bit) et decline jusqu'a une valeur de 00002 au quinzieme
cycle d'horloge L'erreur d'arrondi provoquee en rejetant les bits
decales vers l'exterieur force le signal A/2 a decliner d'un niveau
incrementiel tous les deux cycles d'horloge En effet, le decalage de
11112 et 11102 vers la droite de un bit a pour
resultat une valeur de 01112 pour les deux mots.
Les mots de la forme d'onde B sont multiplies par un quart en decalant
chaque mot de donnee vers la droite de deux places d'une facon
semblable Dans ce cas, la forme d'onde B/4 resultante change de niveau
uniquement tous les
quatre cycles d'horloge du fait de l'erreur d'arrondi.
En effet, les mots 0000 2 00012, 00102 et 00112, quand ils sont
decales vers la droite de deux places, donnent une valeur de 00002
dans chaque cas. Les formes d'onde A/2 et B/4 sont alors combinees par
soustraction pour produire les resultats souhaites (A/2-B/4) La
soustraction de B/4 par rapport a A/2 est accomplie en prenant le
complement a deux des mots de donnee de B/4 puis en ajoutant les mots
de complement a deux aux mots de A/2 correspondants Un nombre binaire
de complement deux (soit en complement a deux decale ou binaire droit)
est une methode de production d'un nombre binaire ayant la valeur
negative de la valeur du nombre binaire d'origine En binaire, comme en
decimal, la soustraction d'un premier nombre d'un second nombre est la
meme operation arithmetique que l'addition du negatif du premier
nombre au second nombre; les deux methodes donnent le meme resultat Le
complement a deux est obtenu en inversant tous les bits d'un mot de
donnee (egalement connu comme le complement a un d'un mot de donnee),
puis en
augmentant par increment ou unite, le mot inverse de un.
Par exemple, la valeur de B/4 sur les quatre premiers cycles d'horloge
est de 0000 2 Pour completer cette valeur
a deux, le mot est d'abord inverse pour produire 11112.
Ce mot inverse est alors augmente de un pour produire 100002 On peut
voir que ce mot dont le complement a deux est pris, est un mot de 5
bits oA? le cinquieme bit, le bit le plus important 1, est un bit de
debordement ou de depassement positif Cette valeur est alors ajoutee
aux valeurs de A/2 pour les quatre premiers cycles d'horloge, 01112 et
01102 pour produire des valeurs de 101112 et 101102 pour (A/2-B/4) sur
les intervalles de cycle
d'horloge 1-2 et 3-4, respectivement.
Les valeurs calculees de A/2, B/4 et de la sortie de (A/2-B/4) sont
illustrees sur le tableau 1 (ci-apres) ainsi que graphiquement sur la
figure 3 Les-valeurs de sortie pour (A/2-B/4) sont representees par la
forme d'onde 32 (la ligne mince en trait plein) et on peut voir
qu'elles descendent d'une valeur de 01112 pendant des intervalles de
cycle d'horloge 1 et 2 jusqu'a une valeur de 00002 dans les
intervalles de cycle d'horloge 11 et 12. On arrive a ces valeurs en
ignorant le bit le plus important des mots de sortie a 5 bits du
tableau 1, qui sont les bits de debordement au-dela de la gamme
souhaitee a 4 bits Au debut de l'intervalle de cycle d'horloge 13, on
peut voir que la forme d'onde de sortie 32 saute a travers presque
toute la gamme des 4 bits tandis qu'elle subit une transi-
tion de 0000 A 1110 La forued'onde continue alors comme precedemment
jusqu'a une valeur finale de 1101 au cycle
d'horloge 16.
La discontinuite presentee par le signal 32 au debut de l'intervalle
13 du cycle d'horloge est due a la restriction de la gamme dynamique
du systeme a 4 bits, en ignorant le bit de debordement pendant
lescycles d'horloge 1-12 Quand la gamme dynamique est accrue a 5 bits,
comme cela est montre au-dessus de la ligne en pointille 30 de la
figure 3, les valeurs de sortie peuvent etre representees comme le
montre la forme d'onde 34 (la ligne epaisse en trait plein) oA? le bit
de debordement est considere Dans ce systeme a gamme etendue, on peut
voir que (A/2-B/4) EXT varie regulierement de 101112 A 011012 C'est la
forme d'onde de sortie souhaitee mais on ne peut la produire qu'en
doublant la gamme dynamique du systeme etendant le systeme a 5 bits
Dans la forme 32 de la figure 3 oA? un signal videoestfiltre, avec une
extremite de la gamme a 4 bits representatifs des signaux allant vers
le blanc et l'autre extremite allant vers le
noir, la forme d'onde 32 produira une discontinuite forte -
et non souhaitee du noir au blanc, ou inversement.
La discontinuite non souhaitee de la forme d'onde 32 de la figure 3
peut etre empechee sans etendre la gamme dynamique d'un systeme a 4
bits en utilisant un systeme de quantification pour le filtre de la
figure 1
connu comme un systeme de complement a deux a decalage.
Le systeme binaire droit represente le long de l'axe des ordonnees sur
la figure 2 est converti en un systeme a complement a deux a decalage
en inversant le bit le plus important de chaque mot binaire pour
arriver au systeme de quantification represente le long de l'axe des
ordonnees de la figure 4 Le resultat de cette conversion est un
systeme de quantification avec une valeur de zero au point median du
systeme binaire d'origine et une distribution symetrique de valeurs
positives et negatives au-dessus et en dessous de ce point median La
valeur DOTC d'un mot de donnee de complement a deux a decalage est
exprimee par N-2 DOTC = (2 r Tr) 2 N-1 TN r=O oA? N est le nombre de
bits dans le mot et le reme bit,
Tr, est soit O ou 1.
Quand les formes d'onde A et B de la figure 4 sont quantifiees dans le
systeme de complement a deux a decalage et appliquees au filtre de la
figure 1, on obtient les formes d'onde de la figure 5 La forme d'onde
A/2 est produite en decalant les mots de donnee de la forme d'onde A
de la figure 4 d'une position de 1 bit vers la droite et en
reproduisant le bit le plus important dans la position vide du bit le
plus important (comme on l'a decrit ci-dessus) La forme d'onde B/4 est
produite en decalant les mots de donnee de la forme d'onde B de deux
positions vers la droite d'une facon semblable Par exemple, quand le
mot 11002 de la forme d'onde B du cycle d'horloge 5 de la figure 4 est
decale vers la droite de deux positions de bit, les deux positions des
bits les plus importants qui sont videes par le decalage sont remplies
de un, le bit le plus important du mot de donnee d'origine 11002 Par
suite du decalage et de la reproduction du bit le plus important, le
mot de donnee de B/4 dans ce cas est 11112 Ce processus il est
suivi,que le bit le plus important soit un zero ou
un un.
Comme dans le cas de la forme d'onde de la figure 5 la forme d'onde
A/2 de la figure 5 change de niveau tous les deux cycles d'horloge et
la forme d'onde B/4 change de niveau tous les quatre cycles d'horloge
du fait de l'erreur d'arrondi. La forme d'onde de sortie resultante de
(A/2- B/4) est produite sur la figure 5 en utilisant le meme processus
observe a la figure 3 En effet, les complements a deux des mots de
donnee de B/4 sont pris et sont ajoutes aux mots de donnee de A/2 Les
valeurs pour A/2, B/4, B/4 (B/41 TC) dont le complement a deux est
pris et les valeurs de sortie de (A/2-B/4) sont montrees au tableau 2
On peut voir que les valeurs de sortie de la fonction (A/2-B/4)
descendent regulierement d'une valeur de 01012 pendant les deux
premiers intervalles de cycle d'horloge jusqu'a une valeur de 10112
pendant les deux derniers intervalles de cycle d'horloge La forme
d'onde de (A/2-B/4) de la figure 5 a la meme forme que la forme d'onde
34 de la figure 3, mais elle ne s'etend pas au- dela des limites de la
gamme dynamique du systeme a complement a deux a decalage a
4 bits.
Le tableau 2 et la figure 5 montrent egalement un autre aspect a
complement a deux a decalage: les bits de debordement ou de
depassement positif dans le filtre, qui
semblent necessiter une extension du systeme de quantifi-
cation de un bit, peuvent etre ignores en toute securite.
Par exemple, les mots de sortie produits des intervalles de cycle
d'horloge 9-16 du tableau 2 sont tous des mots a bits Cependant, les
bits les plus importants (bits de debordement) de ces mots sont
ignores Les quatre bits restants de chaque mot sont representes sur la
figure 5 sous forme de mots a 4 bits valables pour produire la
forme d'onde souhaitee de (A/2-B/4).
La figure 5 montre une caracteristique importante d'un filtre a
complement a deux a decalage On peut voir que les trois formes d'onde
qui y sont representees sont placees symetriquement au-dessus et en
dessous du point median de valeur nulle du systeme de quantification
pour la condition d'un signal d'entree symetrique Ainsi, les signaux
en moyenne peuvent varier sur la moitie de la gamme dynamique du
systeme de quantification au-dessus et en dessous de la valeur du
point median avant que ne se
produise une condition de depassement positif ou negatif.
Les figures 6 et 7 montrent le principe de cette caracteristique Sur
ces figures, des formes d'onde
analogiques et filtrees sont illustrees pour la facilite.
Sur la figure 6, les formes d'onde sont quantifiees en neuf niveaux
binaires disponibles que l'on peut voir le long de l'axe des ordonnees
du dessin On peut voir que le signal d'entree binaire A 3 varie sur
toute la gamme dynamique du systeme de quantification binaire, de
100002 A 0002 Un signal d'entree BB n'est pas represente, mais il a la
meme amplitude que le signal d'entree A, et il est dephase de 1800 Ces
deux signaux d'entree, quand ils sont ponderes par les coefficients de
1/2 et 1/4,
produisent les formes d'ondes illustrees de AB/2 et BB/4.
Quand ces deux signaux sont combines par soustraction, on obtient un
signal de forme (A/2-B/4) On peut voir que ce signal depasse
negativement le systeme de quantification entre les points t 1 et t 2,
et t 3 et t 4 Pendant ces intervalles le signal resultant s'enroule
autour du registre et apparatt au sommet de la figure comme cela est
indique en 40 et 42 Cela est du au fait que les signaux d'entree AB et
BB et les formes d'ondes intermediaires AB/2 et BB/4 sont tous
references a 000 a une extremite de la gamme dynamique du systeme de
quantification Les signaux qui tentent de passer en dessous du
niveau-de reference de 0002, s'enroulent ainsi et rentrent de nouveau
dans le systeme de quantification a partir de l'autre
extremite de la gamme dynamique.
Des formes d'onde semblables sont representees sur la figure 7,
quantifiees dans le systeme a complement a deux a decalage Les signaux
d'entree AOT et BOT (non representes) occupent de nouveau toute la
gamme dynamique du systeme et ils sont dephases de 180 l'un par
rapport a l'autre On peut voir que les formes d'ondes intermediaires
AOT/2 et BOT/4 varient symetriquement autour de la valeur du point
median a 0002 La forme d'onde resultante de (Ao T/2-Bo T/4) varie
egalement autour du point median de 0002 mais, contrairement a la
figure 6, cette forme d'onde resultante ne s'etend pas au-dela des
limites de la gamme dynamique du systeme de quantification La forme
d'onde resultante ne presente ainsi pas de discontinuite, et on peut
voir que toutes les formes d'onde sont referencees a la valeur du
point median de 0002 aux points
TABLEAU 1
Intervalles d'horloge 1-2 Binaire A A/2 B B/4
B/4 TC
A/2
+ B/41 TC
Sortie Intervalles d'horloge + 1
=======
9-10 t 1, t 2, t 3 et 3-4 + 1 11-12 -6 + 1 t 4 7-8 + 1
13-14 15-16
Binaire A A/2 B B/4
B/4 TC
A/2
+ B/4 ITC
Sortie + 1 + 1 + 1
=======
+ 1
=_= ==
Intervalles d'horloge
TABLEAU 2
1-2 Complement a deux A a decalage A/2 B B/4
B/4 ITC
A/2
+ B/45 TC
Sortie Intervalles d'horloge + 1 9-10 + 1 11-12
0011 0001
+ 1 + 1
13-14 15-16
Complement a deux A 1111 a decalage A/2 1111
B 0000
B/4 0000
B/4 IC 1111
+ 1
A/2 1111
+ B/4 k C 10000 Sortie 11111 ===== En se referant a la figure 8, un
soldal numerique a phase lineaire est il:
filtre cosinu-
lustre sous forme de schema-bloc Le filtre comprend huit registres a
decalage 50 en parallele qui ont tous vingt-et-un etages de long, avec
des prises symetriquement ponderees qui sont placees autour d'une
prise centrale La caracteristique de reponse en frequence du filtre
est une somme de fonctions cosinusoidales qui sont derivees des prises
de sortie symetriquement ponderees, dont les signaux sont combines
pour representer les termes d'une serie cosinusoidale.
Les prises centrales aux etages 11 des registres a decalage 3-4 -6 7-8
+ 1 ===== + 1 ===== + 1 ===== donnent un terme dans la serie qui
correspond a une constante dans le domaine des frequences qui produit
un
decalage d'amplitude pour la caracteristique de reponse.
Un signal a 8 bits x(n) est applique aux entrees des registres a
decalage 50, avec des bits respectifs bo-b 7 appliques a des registres
respectifs parmi les registres a decalage en parallele Les huit
premiers etagesl comprennent des prises de sortie (E) qui sont
couplees en parallele a l'entree d'un circuit a fonction de
ponderation 61 (sur la figure 8, une fleche large represente un
certain nombre de signaux en parallele) De meme, les etages 5 (C), 9
(A), 11 (K), 13 (B), 17 (D) et 21 (F) sont appliques aux entrees de
circuits a fonction de ponderation 62, 63, 52, 64, 65 et 66
respectivement Les signaux ponderes aux sorties des circuits 63 et 64
sont appliques aux entrees d'un additionneur 70 dont la sortie est
couplee a une entree d'un additionneur 56 Les sorties des circuits 62
et 65 sont couplees aux entrees d'un additionneur 72
dont la sortie est couplee a une entree d'un additionneur 58.
Les sorties des circuits 61 et 66 sont couplees aux entrees d'un
additionneur 74, dont la sortie est couplee a une
seconde entree de l'additionneur 58 La sortie de l'addi-
tionneur 58 est couplee a une seconde entree de l'addition-
neur 56 dont la sortie est couplee a une entree d'un additionneur 54
Lasortie du circuit de fonction de ponderation a prise centrale 52 est
couplee a une seconde entree de l'additionneur 54 Un signal filtre de
sortie est
produit a la sortie de l'additionneur final 54.
En fonctionnement, des mots de donnee progressive-
ment retardes sont pris aux etages retardes respectivement,
ponderes et appliques a un reseau d'echelonnage d'addition-
neurs, qui combine les signaux ponderes aux prises Les prises placees
symetriquement par rapport aux etages centraux 11 ont des poids egaux
et s'appliquent au meme additionneur dans le reseau d'echelonnage Par
exemple, les signaux aux emplacements d'etage 9 et 13, appeles A et B
sont tous deux ponderes d'un facteur de 5/16 Les signaux ponderes
(5/16) A et (5/16)B sont t 6 us deux appliques a l'additionneur 70 qui
produit un signal additionne (5/16) (A+B) Une ponderation semblable
est appliquee au signaux C, D, E, F et K Tous les signaux ponderes aux
prises autour de la prise centrale 11 sont eventuellement additionnes
ala
sortie de l'additionneur 56, qui presente une caracteris-
tic de reponse de filtre normalise dependant des emplace-
ments de prise et des poids Cette reponse normalisee est alors decalee
par la valeur de ponderation de la prise
centrale dans l'additionneur 54 pour produire la caracte-
ristique de reponse de sortie souhaitee.
Il est possible de reduire le nombre de circuits de fonction de
ponderation 61-66 de la figure 8 du fait de la nature symetrique de
l'espacement des prises et des valeurs des poids aux prises En effet,
comme les deux trajets de signaux aux prises qui sont connectes a
chacun des additionneurs 70, 72 et 74 de la figure 8 sont ponderes
de la meme valeur (comme 5/16, -7/64 ou 3/64) respective-
ment, les signaux aux prises peuvent etre combines et la somme
ponderee Par exemple, les signaux aux prises A et B peuvent etre
appliques, directement a l'additionneur 70 comme le montre la figure
9, qui produit le signal de somme (A+B) Ce signal de somme est alors
pondere pour produire la fonction souhaitee 5/16 (A+B), la meme que
celle obtenue dans l'agencement de la figure 8 De meme, les signaux C
et D, et les signaux E et F sont combines sur la figure 9 par les
additionneurs 72 et 74, et les
signaux de somme (C+D) et (E+F) sont alors ponderes.
Dans le filtre FIR de la figure 8, on peut voir que toutes les valeurs
de fonction de ponderation sont des multiples de puissances negatives
de deux Cela permet aux circuits de fonction de ponderation d'etre
construits sous forme de multiplicateurs a decalage et addition, oA?
les signaux de somme sont d'abord decales pour les diviser par les
puissances appropriees de deux, puis additionnes ou
soustraits pour former la fonction de ponderation souhaitee.
Par exemple, la valeur de 5/16 des circuits de fonction de ponderation
63 et 64 peut etre produite en divisant le signal (A+B) par quatre et
par seize puis en ajoutant les signaux decales, ce qui produit (1/4)
(A+B)+(1/16)(A+B) = (1/4 + 1/16)(A+B), ce qui est egal a (5/16)(A+B),
le resultat souhaite. Le reseau d'echelonnage de la figure 8 est
illustre sous forme de schema-bloc dans le mode de reali-
sation de la figure 9, en utilisant des multiplicateurs a decalage et
addition Les signaux A et B sont appliques a
l'additionneur 70 pour produire le signal de somme (A+B).
Le signal(A+B) est applique a un circuit diviseur par quatre 81 et a
un circuit diviseur par seize 82 Les sorties des diviseurs 81 et 82
sont couplees aux entrees d'un additionneur 83, qui produit un signal
de sortie de la forme (5/16)(A+B) La sortie de l'additionneur 83 est
couplee a une entree de l'additionneur 56 par un circuit
de transformation a complement a deux a decalage (OTC) 89.
Les signaux C et D sont additionnes dans l'addi-
tionneur 72, dont la sortie est couplee a l'entree d'un circuit 80,
qui transforme le signal (C+D) en notation a complement a deux a
decalage La sortie du circuit de transformation OTC 80 est relie aux
entrees d'un circuit
diviseur par huit 84 et d'un circuit diviseur par soixante-
quatre 85 La sortie du diviseur 85 est couplee a l'entree d'un circuit
a complement a un 86 Les sorties du diviseur 84 et du circuit a
complement a un 86 sont reliees aux entrees de l'additionneur 87 La
sortie de l'additionneur 87 est couplee a l'entree d'un second circuit
a complement a un 88 dont la sortie est couplee a une entree d'un
additionneur 58.
Les signaux E et F sont additionnes par l'addi-
tionneur 74 et le signal de somme est applique a l'entree
d'un troisieme circuit a complement a deux a decalage 90.
La sortie du circuit 90 est couplee aux entrees d'un circuit diviseur
par seize 91 et d'un circuit diviseur par soixante-quatre 92 La sortie
du circuit diviseur par soixante-quatre est couplee a l'entree d'un
circuit a complement a un 93 Les sorties du diviseur 91 et du circuit
a complement a un 93 sont couplees aux entrees d'un additionneur 94 La
sortie de l'additionneur 94 e couplee
a la seconde entree de l'additionneur 58.
La sortie de l'additionneur 58 est couplee a une seconde entree de
l'additionneur 56, dont la sortie est couplee a une entree de
l'additionneur 54 par un circuit 96, qui convertit la sortie OTC de
l'additionneur 56 en une notation binaire Le signal K est couple a une
seconde entree de l'additionneur 54 par un circuit diviseur par deux
52 Un signal de sortie y(n) est produit a la
sortie de l'additionneur 54.
La fonction ponderee (-7/64)(C+D) est developpee a partir du signal de
somme (C+D) en un processus en deux etapes D'abord, on produit (1/8)
(C+ D) par le diviseur 84 et on l'additionne a (-1/64) (C+D) dans
l'additionneur 87 Ce dernier terme est produit en divisant le signal
de somme (C+D) par soixante-quatre dans le diviseur 85, puis en
completant a deux le resultat par le circuit de complement a un 86 et
le bit de retenue de l'additionneur 87 Si un un est applique, pour le
bit de retenue d'un additionneur, alors la somme du cumulateur et du
cumulande est encore augmentee de un La combinaison d'une operation de
complement a un et d'un autre increment de un est une operation de
complement a deux comme on l'a decrit ci-dessus Comme le montre la
figure 9, l'entree de retenue (CI) de l'additionneur 87 est egale a 1
Il faut noter qu'a moins que cela ne soit particulierement indique
autrement, l'entree de retenue est egale a zero pour tous les
additionneurs Le signal a la sortie de l'additionneur 87 est alors
sous la forme de (7/64)(C+D) Ce signal de sortie est alors soustrait
de la sortie de l'additionneur 94 dans l'additionneur 58, en utilisant
le circuit de complement a un 88 et le bit de retenue de
l'additionneur 58, forcant le signal de sortie dd l'additionneur 58 a
comprendre un terme sous la forme de (-7/64)(C+D) De meme, la fonction
(3/64)(E+F) est produite en combinant (1/16)(E+F) (qui est produit par
le diviseur 91) a (-1/64)(E+F) (qui est produit par le diviseur 92, le
circuit de complement a un 93 et le bit de retenue de l'additionneur
94) dans l'additionneur 94 Ce signal est
alors applique a l'additionneur 58.
L'additionneur 58 produira un signal de sortie pouvant etre soit
positif ou negatif, selon les grandeurs relatives des sommes (C+D) et
(E+F) Par exemple, si la somme (C+D) est egale a la somme (E+F), alors
la sortie de l'additionneur 58 est:
(-7/64) (C+D) + (3/64) (E+F) = (-4/64) (C-D) =
(-4/64) (E+F) car (-7/64) (C+D) a une valeur negative plus
importante que la valeur positive de (3/64)(E+F).
Comme second exemple, on suppose que (E+F) represente trois fois la
grandeur de (C+D) La sortie de l'additionneur 58 est alors egale a
(-7/64) (C+D)+ 3 (3/64) (C+D) (2/64) (C+D)
ce qui est une valeur positive.
Comme le signe du signal a la sortie de l'addi-
tionneur 58 depend de la grandeur de la donnee d'entree et par
consequent est indetermine, l'additionneur 58 fonctionne en utilisant
des nombres de complement a deux a decalage pour garantir contre des
depassements negatifs et des enroulements resultantsdu systeme,
pouvant se produire avec des nombres binaires Les circuits de
transformation de complement a deux a decalage 80 et 90 sont par
consequent couples en avant de l'additionneur 58
dans les deux trajets de signaux conduisant a cette addi-
tionneur Les circuits de transformation 80 et 90 sont illustres comme
etant couples en avant des additionneurs 87 et 94, qui accomplissent
egalement une soustraction, mais ils ne sont pas necessaires pour ces
additionneurs, parce
que les signes des signaux de sortie sont determines.
Cela est du au fait que les deux trajets de signaux vers les
additionneurs proviennent d'un mot de donnee commlnn, et qu'une valeur
de moindre grandeur est toujours soustraite d'une valeur de plus forte
grandeur L'additionneur 87, par exemple, accomplit toujours la
fonction (1/8) (c+D) (1/64) (c+D) oA? le diminuande (1/8)(C+D) est
toujours superieur au diminuteur (1/64)(C+D) De meme, l'additionneur
94 produit toujours un terme egal a
(1/16) (E+F) (1/64) (E+F)
oA? le diminuande (1/16)(E+F) est toujours superieur au diminuteur
(1/64) (E+F) Un complement a deux a decalage est par consequent
inutile pour ces additionneurs, mais on peut l'utiliser si on le
souhaite pour placer les mots de donnee a la forme requise pour un
fonctionnement correct
de l'additionneur 58.
Il n'est pas souhaitable d'utiliser des nombres de complement a deux a
decalage dans tout le filtre de la figure 9, cependant Par exemple,
chacun des additionneurs
, 72 et 74 ajoute deux nombres a 8 bits La somme resul-
tante doit etre un nombre a 9 bits, pour empecher un depassement
positif quand les deux mots additionnes sont a leur valeur maximum ou
pres de celle-ci Cela est vrai que les mots soient des mots a
complement a deux a decalage ou des mots binaires Quand les mots sont
sous forme de complement a deux a decalage, les mots d'entree de
l'additionneur peuvent etre etendus par reproduction du bit le plus
important (MSB) a 9 bits, car l'addition d'un complement a deux a
decalage necessite que les longueurs des mots d'entree soient egales
ou superieures a la longueur du mot de sortie Cela necessitera que les
additionneurs 70, 72 et 74 soient capables d'accepter des mots
d'entree de 9 bits Cependant, les additionneurs sont
conventionnellement disponibles a des multiples de 4 bits.
Un additionneur typique, tel que ceux utilises dans cet exemple,
acceptera deux mots d'entree de 8 bits et produira 9 bits de sortie,
comprenant un bit de retenue comme MSB Ainsi, les additionneurs 70, 72
et 74 peuvent etre des additionneurs a 8 bits conventionnels
fonctionnant avec des nombres binaires droits, et ajouteront deux mots
d'entree de 8 bits pour produire un mot de sortie de 9 bits.
Le neuvieme bit est derive de la sortie de "retenue" couramment
disponible de chaque additionneur L'utilisation de mots de donnee
binaires droits au lieu des mots a complement a deux a decalage donne
par consequent une
economie de materiel dans les additionneurs 70, 72 et 74.
Une economie semblable de materiel peut etre obtenue en faisant
fonctionner l'additionneur 54 avec des nombres binaires droits au lieu
des nombres a complement a deux a decalage La sortie de l'additionneur
56 est par
consequent reconvertie en notation binaire par le conver-
tisseur binaire 96, et l'additionneur 56 additionne par consequent
deux mots binaires pour produire un mot de sortie a 8 bits Quand ce
mot de sortie a 8 bits est ajoute au mot K/2 a 7 bits dans
l'additionneur 54, un mot de sortie a 9 bits est necessaire pour
empecher des debordements de cet additionneur L'utilisation de donnees
binaires dans l'additionneur 54 supprime par consequent la necessite
d'etendre l'additionneur 54 pour accepter des mots d'entree de 9 bits,
ce qui serait necessaire si l'additionneur 54
fonctionnait avec des mots a complement a deux a decalage.
L'additionneur 56 de ce mode de realisation doit fonctionner en
utilisant des nombres de complement a deux a decalage pour empecher
des debordements de sa sortie a 9 bits Cela est du au fait que la
sortie de l'additionneur 58 est sous forme OTC, avec des mots de
donnee centres sur le milieu d'un systeme de mot a 7 bits Si la sortie
de l'additionneur 58 est convertie en une forme binaire, la valeur
minimum de tout mot de sortie sera superieure au niveau de reference
zero du systeme de numerotation binaire, ce qui force les mots a avoir
des grandeurs absolues plus grande que ce qui est necessaire Quand on
l'ajoute a la sortie binaire de l'additionneur 83, le mot de sortie
est soumis a un debordement dans un systeme de numerotation a 9 bits,
ce qui peut provoquer des enroulementb dans un systeme a 8 bits Ces
debordements sont empldies en convertissant la sortie de
l'additionneur 83 en forme de complement a deux a decalage,
garantissant que la sortie de l'additionneur 56 ne depassera pas des
mots de 8 bits
de long.
L'agencement de la figure 9 est represente schematiquement sur les
figures 10 a et 10 b Sur la figure a, les mots de donnee a 8 bits C et
D sont appliques a l'additionneur 72, qui produit un mot de somme a 9
bits (C+D) aux sorties O, oA? t co est le bit de sortie ou de retenue
Le mot de somme est divise par huit en appliquant seulement les six
bits les plus importants 23 zco aux entrees les moins importantes a -a
5 de l'additionneur 87 Le MSB co est inverse par l'inverseur Co pour
convertir le mot en notation de complement a deux
a decalage.
Le mot de somme (C+D) est divise par soixante-quatre en n'appliquant
que les trois bits les plus importants u 6 co a l'entree des bits les
moins importants b 0-b 2
de l'additionneur 87 Le mot d'entree bo-b 2 a l'addi-
tionneur 87 est converti en forme de complement a deux a decalage et
son complement a un est pris pour soustraction en inversant les bits 6
et 27 par les inverseurs 86 et 86 ' et en n'inversantpas le MSB Z co '
Le MSB, co ' est reproduit dans les entrees b 3, b 4 et b 5 de
l'additionneur 87 pour une addition appropriee a complement a deux a
decalage Un " 1 " logique est applique a l'entree de retenue CI de
l'additionneur pour convertir le mot complete a un en un mot complete
a deux L'additionneur 87 accomplit ainsi la fonction de
(1/8)(C+D)-(1/64)(C+D) qui
produit un mot de sortie sous la forme de (7/64)(C+D).
Ce mot de sortie est confine aux six bits de sortie les plus bas Z O 5
de l'additionneur 87 parce que 7/64
represente moins que unhuitieme du mot de 9 bits (C+D).
L'additionneur 74 fonctionne comme l'additionneur-
72 pour additionner des mots de 8 bits E et F ce qui produit un mot de
somme a 9 bits (E+F) Les cinq bits les plus importants du mot de somme
(E+ F) sont appliques aux entrees a 0-a 4 de l'additionneur 94, avec
le MSB inverse par l'inverseur 90, pour produire (1/16)(E/F) sous
forme de complement a deux a decalage Les trois bits les plus
importants du mot (E+ F) sont egalement appliques a l'additionneur 94
pour produire un mot ayant la forme de (1/64)(E+F) Ce mot est
soustrait de (1/16)(E+F) dans l'additionneur 94 en le complemeta$ta
deux par inversion des bits Z 6 et Z 7 par les inverseurs 93 et 93 '
et
introduction d'un " 1 " logique a l'entree CI de l'addi-
tionneur 94 Le MSB Z 10 n'est pas inverse, donc le mot complete a deux
est sous forme de complement a deux a decalage Le MSB applique a
l'entree b 2 de l'additionneur 94 est reproduit dans les entrees
d'ordre superieur b 3 et b 4 pour un bon decalage de l'addition de
complement a deux L'additionneur 94 accomplit la fonction de
(1/16)(E+F)-(1/64)(E+F), ce qui produit un mot de sortie sous la forme
(3/64)(E+F) Ce mot de sortie est contenu dans les cinq bits de sortie
les plus bas ZO 14 de l'additionneur 94, car 3/64 represente moins que
un
seizieme du mot de 9 bits (E+F).
L'additionneur 58 est alors utilise pour soustraire (7/64)(C+D) de
(3/64)(E+F), ce qui produit le signe moins pour le terme de fonction
de ponderation (-7/64) Le complement a deux du mot a la sortie de
l'additionneur 87 est pris par les inverseurs 88 et le bit d'entree
logique " 1 " est applique a l'entree CI de l'additionneur 58 Le
MSB est reproduit dans l'entree a 6 de l'additionneur 58.
Le mot de sortie de l'additionneur 94 est applique aux entrees "b" de
l'additionneur 58, avec le MSB reproduit dans les entrees b 5 et b 6
L'additionneur 58 produit
un mot de sortie ayant la forme (-7/64)(C+D) + (3/64)(E+F).
Ce mot de sortie est contenu dans sept bits de sortie Z O 6 parce que
c'est la somme de 1 7/64 + 1 3/64 d'un mot a 9 bits, ce qui est egal a
10/64 d'un mot a 9 bits Comme A¦ 10/64 A¦ represente moins d'un quart,
le mot ne depassera jamais 7 bits Ce mot de sortie est applique aux
entrees "b" de l'additionneur 56, que l'on
peut voir sur la figure 1 Ob.
Sur la figure 10 b, l'additionneur 70 additionne les mots A et B pour
produire le mot de somme (A+B) Les sept bits les plus importants de ce
mot de somme sont appliques aux entrees a 0-a 6 de l'additionneur 83,
pour former (1/4)(A+B) a ces entrees De meme, les cinq bits les plus
importants du mot de somme (A+B) sont appliques aux entrees bo 0-b 4
de l'additionneur 83, pour former (1/16)(A+B) aux entrees "b" Comme
cette addition est
sous forme binaire droite et non pas sous forme de comple-
ment a deux a decalage, les zeros sont inseres dans les bits les plus
importants (a 7; b 5, b 6, b 7) Ces deux mots binaires sont ajoutes
pour produire un mot de sortie a 8 bits de forme(5/16)(A+B) Ce mot de
sortie est converti a une forme a complement a deux a decalage en
inversant le MSB ' 7 par l'inverseur 89 Le mot converti est alors
ajoute au mot binaire a la sortie de l'additionneur 58 dans
l'additionneur 56 pour produire un mot de sortie a 8 bits denote
"somme cosinusoidale" Ce mot est contenu en huit bits car c'est la
somme de
15/161 + 1 7/64 1 + 13/64 A¦ = 130/641
d'un mot a 9 bits Comme 30/64 represente moins que un demi, le mot de
somme cosinusoldale est contenu dans huit
bits, ce qui est la moitie d'un mot a 9 bits.
Le mot de somme cosinusoldale a 8 bits est converti en forme binaire
en inversant le MSB 7 de l'additionneur 56 par l'inverseur 96 Le mot
binaire est alors ajoute a (1/2)K dans l'additionneur 54 en appliquant
le mot de somme cosinusoldale aux entrees a a 7 de l'additionneur puis
les sept bits les plus importants du mot K aux entrees bo-b 7 de
l'additionneur Le mot de sortie resultant y(n) est contenu dans les
neuf bits parce que le mot de somme cosinusoldale peut avoir une
grandeur maximum d'un quart d'un systeme de mot de 9 bits, ce qui est
le point median d'un mot de 8 bits (et le centre d'un mot de 8 bits a
complement a deux a decalage), plus la moitie de sa grandeur maximum
de l 30/64 A¦, ou 116/64 1 + (1/2) 30/641 = 131/64 1 Le mot K a 8 bits
est divise par deux et ainsi peut avoir une grandeur maximum de 1/4
d'une gamme de nombres a 9 bits La grandeur maximum du mot de sortie
y(n) est ainsi egale a 31 l/64 l + 16/64 1 = 1 47/641 d'une gamme de
nombres a 9 bits Comme 47/64 represente plus qu'un demi, il faut neuf
bits pour le mot de
sortie y(n).
La figure 11 montre, sous forme de schema-bloc,
un autre mode de realisation du filtre FIR de la figure 8.
Dans ce mode de realisation, les valeurs de fonction de ponderation se
composent d'une addition de puissances inverses de deux (1/2, 1/4,
1/8; 1/16, 1/32; 1/64), comme on l'a fait dans l'agencement de la
figure 9 Les valeurs des fonctions de ponderation sont alors groupees
en un ensemble de valeurs positives et un ensemble de valeurs
negatives Les valeurs positives sont toutes additionnees ensemble et
les valeurs negatives sont toutes additionnees ensemble, les deux
additions pouvant etre faites en notation binaire Les deux sommes sont
alors converties en forme de complement a deux a decalage, et la somme
des valeurs negatives est soustraite de la somme des valeurs
positives pour produire le signal a la sortie du filtre.
Sur la figure 11, comme dans l'agencement de la figure 9, les
additionneurs 70, 72 et 74 recoivent les signaux A et B, les signaux C
et D et les signaux E et F respectivement, sous forme binaire Le
signal de sortie y(n) a de nouveau la forme y(n) = K + 5 (A+B) i(C+D)
+ i(E+F) Cette expression peut,encore etre decomposee en puissance
inverse de deux fonctions
* y(n) = + (A+B) + 1 (A+B) l(C+D) +;(C+D) + 1 (E+F) -
1-(E+F)
En rearrangeant ces termes en groupes de valeurs positives et
negatives, on obtient
y(n) = L K + (A(A+B) + (A+B) + (C+D) + (E+F) l -
l(C+D) + 1 (E+F)l ce qui est la soustraction produite par
l'additionneur final dans le filtre En configurant le filtre de cette
facon, une conversion en complement a deux a decalage est necessaire
uniquement aux entrees de l'additionneur final,
qui accomplit la seule soustraction dans le filtre.
Dans le mode de realisation de la figure 11, les diviseurs 81 et 82 et
l'additionneur 83 recoivent le mot de somme (A+B) pour produire un
signal de sortie de forme (5/16)(A+B), comme cela a ete fait dans
l'agencement de la figure 9 Le mot de somme (C+D) est de nouveau
divise par huit et soixante-quatre par les diviseurs 84 et 85
respectivement et le mot de somme (E+F) est de nouveau divise par
seize
et soixante-quatre par le diviseurs 91 et 92 respectivement.
Comme les diviseurs 84 et 92 produisent des termes negatifs dans le
signal final de sortie, leurs sorties sont ajoutees par tout
additionneur 116 afin de produire une sortie ayant la forme (1/8)(C+D)
+ (1/64)(E+F) Les termes positifs produits par les diviseurs 85 et 81
sont additionnes par un additionneur 114 pour produire une sortie de
la forme (1/64)(C+D) + (1/16)(E+F) La sortie de l'additionneur 114 est
couplee a une entree d'un additionneur 112, oA? le terme positif
(5/16)(A+B) est ajoute au mot de sortie de l'additionneur 114 La
sortie de l'additionneur 112 est couplee a une entree d'un
additionneur 110, oA? le mot de somme est combine au terme K/2 La
sortie de l'additionneur contient tous les termes positifs du filtre,
et elle est egale a
K + I 1 (A+B) + -(C+D) +1-(E+F)
La sortie de l'additionneur 116, contenant la somme des termes
negatifs du filtre, est alors soustraite
de la somme des termes positifs dans l'additionneur 100.
Les sorties des additionneurs 110 et 116 sont converties en forme de
complement a deux a decalage par les circuits 102 et 104,
respectivement Le complement a un de la sortie du circuit 104 est
alors pris par l'inverseur 106 et est applique a l'additionneur 100 en
meme temps qu'un " 1 " de retenue pour prendre le complement a deux de
la sortie du circuit 104 La sortie du circuit 102 est egalement
couplee a une entree de l'additionneur 100, qui produit le signal de
sortie y(n) en forme de complement a deux a decalage
n'utilisant qu'une seule etape finale de soustraction.
Les figures 12 a, 12 b et 12 c montrent schematiquement l'agencement
de la figure 11 Sur la figure 12 a, des mots de 8 bits C et D sont
ajoutes dans l'additionneur 72 pour produire un mot de somme a 9 bits
(C+D) Les six bits les plus importants du mot de somme (C+D) sont
appliques aux
entrees des six bits les moins importants "a" de l'addi-
tionneur 116 pour effectivement appliquer (1/8)(C+D) a l'additionneur
116 Les trois bits les plus importants du mot de somme (C+D) sont
appliques aux trois entrees des bits les moins importants "a" de
l'additionneur 114,
appliquant effectivement (1/64)(C+D) a l'additionneur 114.
L'additionneur 74 additionne les mots de 8 bits E et F pour produire
un mot de somme a 9 bits (E+F) Les trois bits les plus importants du
mot de somme (E+F) sont appliques aux trois entrees des bits les moins
importants ",b" de l'additionneur 116, qui produit un mot d'entree de
la forme (1/64)(E+F) L'additionneur 116 produit ainsi un mot de sortie
a 7 bits de forme t (1/8)(C+D) +
(1/64)(E+F)3
Les cinq bits les plus importants du mot de somme (E+F) sont appliques
aux cinq entrees des bits les moins importants "b" de l'additionneur
114 L'additionneur 114 produit un mot de sortie a 6 bits de forme
(1/64)(C+D) + (1/16)(E+F).
Sur la figure 12 b, les additionneurs 70 et 83 sont couples de la meme
facon que cela est represente sur la figure 10 b pour produire un mot
de sortie a 8 bits aux sorties de l'additionneur 83 de forme
(5/16)(A+B) Les sorties de l'additionneur 83 sont couplees aux entrees
"a" de l'additionneur 112 et les sorties de l'addtionneur 114 sont
couplees aux six entrees des bits les moins importants "b" de
l'additionneur 112 L'additionneur 112 produit un mot de sortie a 8
bits de la forme (5/16) (A+B) + (1/64)(C+D) +
(1/16)(E+F).
Sur la figure 12 c, l'additionneur 110 recoit le mot de sortie a 8
bits de l'additionneur 112 a ses entrees "a", et les sept bits les
plus importants du mot K aux entrees bo-b 7 L'additionneur 110 produit
un mot de sortie a 9 bits qui est la somme des fonctions positives du
filtre et qui a la forme K/2 + (5/16)(A+B) + (1/64)(C+D) + (1/16)(E+F)
Le bit le plus-important de ce mot a 9 bits, L co de l'additionneur
110, est inverse par l'inverseur 102 pour convertir le mot en forme de
complement a deux a decalage La sortie de l'inverseur 102 est couplee
a l'entree a 8 de l'additionneur a 9 bits 100, et les sorties 2 O z 7
de l'additionneur 110 sont couplees
aux entrees ao-a de l'additionneur 100, respectivement.
Les sorties Z 0-E 5 de l'additionneur 116 sont couplees aux entrees
des inverseurs indiques en 106, dont
les sorties sont couplees aux entrees b 0-b 5 de l'addi-
tionneur 100 Le bit le plus important u 6 de la sortie de
l'additionneur 116 est applique directement a l'entree b 6 de
l'additionneur 100 de facon que les entrees "b" de l'additionneur 100
recoivent une forme de complement a un de la sortie de l'additionneur
116 en notation de complement a deux a decalage Le MSB 6 est egalement
reproduit dans les entrees b 7 et b 8 de l'additionneur 100 car
l'addition est accomplie dans le systeme de complement a deux a
decalage Un " 1 " logique est applique a l'entree de retenue de
l'additionneur 100 pour prendre le complement a deux de la sortie
completee a un de l'additionneur 116 pour une soustraction
L'additionneur 100 produira alors un mot de sortie, y(n) ayant la
forme souhaitee qui suit
K/2 + (5/16)(A+B) + (1/64)(C+D) + (1/16)(E+F) l -
L (1/8)(c+D) + (1/64)(E+F) l = K/2 + (5/16)(A+B) +
(7/64)(C+D) + (3/64)(E+F)
L'agencement des figures 12 a, 12 b et 12 c oA? les termes positifs et
negatifs sont additionnes separement dans le sens positif et oA? les
deux sommes resultantes sont soustraites, utilise neuf additionneurs
et sept inverseurs, en comparaison a l'utilisation des neuf
additionneurs et des
quatorze inverseurs de l'agencement des figures 10 a et lob.
Si on le souhaite, l'additionneur a 9 bits 100 de la figure 12 c peut
etre remplace par un additionneur conventionnel a 8 bits en tronquant
ou en arrondissant ses deux mots
d'entree a 8 bits.
Les agencements de filtrage FIR des figures 8 a 12 produiront une
caracteristique de reponse representee sur la figure 13 avec un
registre a decalage 50 ordonne a environ 14,3 M Hz La reponse
caracteristique presente des points a six d B a environ 1,8 et 5,3 M
Hz, ce qui est unecaracteristique souhaitable pour un filtre passe-bas
de luminance ou de detail vertical dans un televiseur dans le
systeme NTSC La reponse caracteristique peut etre simple-
ment inversee pour produire une reponse souhaitable pour un filtre a
bande passante de chrominance NTSC, en combinant, par soustraction, le
terme de la somme cosinusoidale au terme K/2 Cela est accompli en
soustrayant la sortie de l'additionneur 56 du terme K/2 dans
l'additionneur 54 des figures 8, 9 ou l Ob en utilisant le complement
a deux du terme de la somme cosinusoidale a la forme de complement
a deux a decalage comme on l'a decrit ci-dessus.
R E V E N D-I C A T I 0 N S
1. Dispositif pour accomplir une soustraction binaire d'un premier et
d'un second nombre binaire, caracterise par un filtre numerique ayant:
un premier moyen (90) pour prendre le complement a deux a decalage
dudit premier nombre binaire; un second moyen (80, 88, CI= 1) pour
prendre le complement a deux a decalage et le complement a deux dudit
second nombre binaire; et un troisieme moyen (58) pour ajouter ledit
premier nombre binaire dont le complement a deux a decalage est pris
et ledit second nombre binaire dont le complement a deux
a decalage est pris et dont le complement a deux est pris.
2. Dispositif selon la revendication 1, caracterise en ce que le
second moyen precite comprend: un moyen (80) pour prendre le
complement a deux a decalage du second nombre binaire; et un moyen
(88, CI= 1) pour prendre le complement a deux du second nombre binaire
dont le complement a deux a
decalage est pris.
3. Dispositif selon la revendication 1, caracterise en ce que le
second moyen precite comprend un moyen pour prendre le complement a
deux du second nombre binaire; et un moyen pour prendre le complement
a deux a decalage du second nombre binaire dont le complement a deux
est pris.
4. Dispositif selon la revendication 1, caracterise en ce que le
second moyen precite comprend un moyen d'inversion (88) pour inverser
tous les bits du second nombre binaire a l'exception du bit le plus
important; et un moyen (CI= 1) pour ajouter un a la sortie du
moyen d'inversion.
5. Dispositif selon la revendication 1, caracterise en ce que le
filtre numerique precite traite un signal binaire (x(n)) et represente
des nombres negatifs sous format de complement a deux, les premier et
second nombres binaires sont derives du signal binaire; le filtre
numerique comprend un moyen (50) pour produire des repliques retardees
du signal binaire en un certain nombre (E,C,A,K,B, D,F) de prise de
sortie et un reseau d'echelonnage (52, 54, 56, 58, 61, 62, 63, 64, 65,
66, 70, 72, 74) relie auxdites prises de sortie pour ponderer et
combiner lesdits signaux binaires retardes, ledit reseau d'echelonnage
comprenant au moins un sous-cricuit (58, 72, 74, 80, 84, 85, 86, 87,
88,, 91, 92, 93, 94) connecte entre deux (C, D; E, F) desdites prises
de sortie et une borne de sortie, ledit premier (90) et/ou second (80,
88, CI= 1) moyen comprenant un moyen de ponderation de signaux (91,
92, 93, 94; 84;, 86, 87), et en ce que le sous-circuit comprend:
lesdits premier, second et troisieme (58) moyens relies pour traiter
les signaux appliques audit sous-circuit, afin de produire a ladite
borne de sortie, une manifestation dont le complement a deux a
decalage est pris, additionnee et ponderee des signaux disponibles
auxdites prises de sortie. 6. Dispositif selon la revendication 5,
caracterise en ce que le sous- circuit precite comprend un certain
nombre de circuits de fonction de ponderation (81, 82, 83; 84, 85,
86,87; 91, 92, 93, 94) ayant des entrees couplees a des prises de
sortie respectives (A,B; C,D; E,F) pour produire des signaux binaires
ponderes; le troisieme moyen comprenant un certain nombre
d'additionneurs (54, 56, 70, 83, 72, 74, 58, 87, 94) relies pour
combiner par addition et par soustraction les signaux ponderes afin de
produire un signal numerique filtre de sortie (y(n)), lesdits
additionneurs combinant par addition (54, 70, 72, 74, 83) etant chacun
sensible a deux desdits signaux ponderes sous forme binaire pour
produire des signaux de somme numerique sous forme binaire, et lesdits
additionneurs combinant en soustraction (87, 94, 58) etant chacun
sensible a deux desdits signaux ponderes, dont un est sous forme de
complement a deux, pour produire des signaux numeriques de difference
et les premiers moyens (90, 91, 92, 93, 94) sont couples dans les
trajets de signaux en serie avec les
entrees de chacun des additionneurs combinant par sous-
traction, pour convertir les signaux ponderes qui sont appliques en
forme de complement a deux a decalage; ainsi les additions numeriques
sont accomplies en sous forme binaire et les soustractions numeriques
sont
accomplies sous forme de complement a deux a decalage.
7. Dispositif selon la revendication 5, caracterise en ce que le
souscircuit comprend un premier additionneur (72) ayant des premiere
et seconde entrees reliees a des prises de sortie differentes (C, D),
et une sortie oA? est produit un premier signal de somme binaire; un
premier moyen de ponderation (84, 85, 86, 87) ayant une entree et une
sortie, et couple a la sortie du premier additionneur pour ponderer le
premier signal de somme binaire par un facteur donne de ponderation;
le second moyen (80, 88, CI= 1) etant relie au premier moyen de
ponderation pour convertir le premier signal de somme binaire pondere
en forme de complement a deux a decalage et pour prendre le complement
a deux dudit premier signal de somme pondere dont le complement a deux
a decalage est pris; un second additionneur (74) ayant des premiere et
seconde entrees reliees a des prises differentes (E,F) parmi les
prises de sortie, et une sortie oA? est produit un second signal de
somme binaire; un second moyen de ponderation (91, 92, 93, 94) relie a
la sortie du second additionneur pour ponderer le second signal de
somme binaire par un facteur donne de ponderation, le premier moyen
(90) etant relie au second moyen de ponderation pour convertir le
second signal de somme binaire pondere en forme de complement a deux a
decalage, et le troisieme moyen comprenant un troisieme additionneur
(58) ayant des entrees couplees pour recevoir le premier signal
pondere de somme dont le complement a deux a decalage est pris et dont
le complement a deux est pris, et le second signal pondere de somme
dont le complement a deux a decalage est pris, et une sortie oA?
est produit un signal de difference.
8. Dispositif selon la revendication 5, caracterise en ce que le
reseau d'echelonnage comprend un premier trajet de signaux ayant une
entree couplee a une premiere (A) des prises de sortie et une sortie
oA? est produit un premier signal numerique pondere sous forme
binaire, comprenant un premier circuit de fonction de-
ponderation (81) pour ponderer les signaux numeriques appliques, un
second trajet de signaux ayant une entree couplee a une seconde (B)
des prises de sortie et une sortie oA? est produit un second signal
numerique pondere sous forme binaire, comprenant un second circuit de
fonction de ponderation (82) pour ponderer les signaux numeriques
appliques, et un premier additionneur (83) ayant une premiere entree
couplee a la sortie du premier trajet de signaux, une seconde entree
couplee a la sortie du second trajet de signaux et une sortie oA? est
produit un signal numerique sous forme binaire representant la somme
des premier et second signaux numeriques ponderes; et le sous-circuit
comprend un troisieme trajet de signaux ayant une entree couplee a une
troisieme (C) des prises de sortie et une sortie oA? est produit un
troisieme signal numerique pondere sous forme de complement a deux a
decalage, comprenant un troisieme circuit de fonction de ponderation
(84) pour ponderer les signaux numeriques appliques, ledit premier
moyen (80) comprenant un moyen
11214
pour convertir les signaux numeriques dans ledit troisieme trajet en
forme de complement a deux a decalage, un quatrieme trajet de signaux
ayant une entree couplee a une quatrieme (D) des prises de sortie et
une sortie oA? est produit un quatrieme signal numerique pondere sous
forme de complement a deux a decalage, comprenant un quatrieme circuit
de fonction de ponderation (85) pour ponderer les signaux numeriques
appliques, et le second moyen (80) comprend un moyen pour convertir
les signaux numeriques dans le quatrieme trajet en forme de complement
a deux a decalage et (86, CI= 1) produisant une version completee a
deux du quatrieme signal numerique pondere, ledit troisieme moyen
comprenant un additionneur (87) ayant une premiere entree reliee a la
sortie du troisieme trajet de signaux, une seconde entree couplee pour
recevoir la version completee a deux du quatrieme signal numerique
pondere et une sortie oA? est produit un signal numerique representant
la difference entre les
troisieme et quatrieme signaux numeriques ponderes.
9 Dispositif selon la revendication 5, caracterise en ce que: le
souscircuit comprend un certain nombre de trajets de signaux
respectivement couples a des prises de sortie pour produire des
signaux binaires retardes ponderes, un premier reseau d'echelonnage d
Vadditionneurs (70, 72, 74, 83, 110, 112) relie a une premiere
quantite de trajets de signaux et ayant une sortie oA? est produite
une premiere somme de signaux binaires retardes ponderes, un second
reseau d'echelonnage d'additionneurs (116) relie a une seconde
quantite de trajets de signaux, et ayant une sortie oA? est produite
une seconde somme de signaux binaires retardes et ponderes, le premier
moyen (102) comprenant un moyen pour convertir la premiere somme en
forme de complement a deux a decalage, le second moyen (104, 106, CI=
1) comprenant un moyen pour convertir la seconde somme en forme de
complement a deux a decalage et produire une replique oA? le
complement a deux est pris de la seconde sous forme de complement a
deux a decalage, et le troisieme moyen (100) comprenant un
additionneur ayant une premiere entree couplee pour recevoir la
premiere somme sous forme de complement a deux a decalage et une
seconde entree couplee pour recevoir la seconde somme dont le
complement a deux est pris, sous forme de complement a deux a
decalage, et une sortie oA? est produit uin signal
numerique filtre (y(n)).
10. Dispositif selon la revendication 7, caracterise en ce que le
reseau d'echelonnage comprend un troisieme moyen de ponderation (52)
ayant une sortie et une entree couplees a l'une des prises de sortie
(K) pour ponderer le signal binaire qui y est produit; un moyen (96)
couple a la sortie du troisieme additionneur (58) pour convertir les
signaux numeriques recus en forme binaire; et un quatrieme
additionneur (54) ayant deux entrees couplees a la sortie du troisieme
moyen de ponderation et le moyen couple a la sortie du troisieme
additionneur pour
produire un signal de somme de sortie (y(n)).
11. Dispositif selon l'une quelconque des
revendications precedentes, caracterise en ce que les
circuits de fonction de ponderation (52; 81, 82, 83; 84, 85, 86, 87;
91, 92, 93, 94) ponderent les signaux numeriques appliques par des
fonctions de ponderation egales a des
multiples de puissances negatives de deux.
12. Dispositif selon l'une quelconque des
revendications precedentes, caracterise en ce que le moyen
pour prendre le complement a deux (86, 87, CI= 1; 93, 94, CI= 1; 58,
88, CI= 1) comprend un moyen (CI= 1) pour appliquer un "un" logique
comme bit de retenue a un additionneur (87, 94, 58) relie a la sortie
dudit moyen prenant le complement a deux 13. Dispositif selon l'une
quelconque des
revendications precedentes, caracterise en ce que le moyen
pour prendre le complement a deux a decalage (80, 90, 89) comprend un
inverseur couple pour inverser le bit le plus important d'un signal
numerique dont le complement a
deux a decalage doit etre pris.
14. Dispositif selon l'une quelconque des
revendications precedentes, caracterise en ce que le moyen
pour prendre le complement a deux a decalagee et le moyen pour prendre
le complement a deux (80, 86, 87, CI= 1; 90, 93, 94, CI= 1) couples en
serie comprennent un certain nombre d'inverseurs (86, 93) couples pour
inverser tous les bits a l'exception du bit le plus important d'un
signal numerique dont le complement a deux a decalage doit etre pris
et dont le complement a deux doit etre pris et un moyen (CI= 1) pour
appliquer un "un" logique comme bit de retenue a un additionneur
couple a la sortie des inverseurs et le bit
le plus important.
<
? ?
Display vertical position markers.<br/><br/>This option will display
the relative positions of currently selected key terms within the full
document length.<br/><br/>You can then click the markers to jump to
general locations within the document, or to specific discoveries if
you know whereabouts in the document they occur. [41][_]
Open a preview window.<br/><br/>This window will provide a preview of
any discovery (or vertical marker) when you mouse over
it.<br/><br/>The preview window is draggable so you may place it
wherever you like on the page. [42][_]
[static.png]
[close.png]
Discovery Preview
(Mouse over discovery items)
[textmine.svg] textmine Discovery
« Previous
Multiple Definitions ()
Next »
Enlarge Image (BUTTON) ChemSpider (BUTTON) PubChem (BUTTON) Close
(BUTTON) X
(BUTTON) Close
(BUTTON) X
TextMine: Publication Composition
FR2511214
(BUTTON) Print/ Download (BUTTON) Close
1. Welcome to TextMine.
The TextMine service has been carefully designed to help you
investigate, understand, assess and make discoveries within patent
publications, quickly, easily and efficiently.
This tour will quickly guide you through the main features.
Please use the "Next" button in each case to move to the next step
of the tour (or you can use [Esc] to quit early if you don't want
to finish the tour).
2. The main menu (on the left) contains features that will help you
delve into the patent and better understand the publication.
The main feature being the list of found items (seperated into
colour coded categories).
3. Click the Minesoft logo at any time to reset TextMine to it's
initial (start) state.
4. You can select which part of the document you'd like to view by
using the pull down menu here.
You can select "Full Text" to view the entire document.
5. For non-latin languages, (in most cases) full text translations
are available, you can toggle them on and off here.
You can also toggle the inline discovery translations between
English and their original language.
6. The pie chart icon will open a basic statistical breakdown of the
publication.
7. The sort icon allows you to sort the listed categories based on
the number of instances found.
Click to toggle between ascending and descending.
8. You can use the refine box to refine the discovered items in the
sections below.
Simply type what you are looking for, any items that do not match
will be temporarily hidden.
9. The publication has been analysed and we have identified items
within it that fit into these categories.
The specific items found are listed within the category headings.
Click the section header to open that section and view all the
identitfied items in that section.
If you click the checkbox all items in that section will be
highlighted in the publication (to the right).
The best thing to do is to experiment by opening the sections and
selecting and unselecting checkboxes.
10. The main output window contains the publication full text (or part
thereof if selected).
11. The Tools section contains tools to help you navigate the
"discovered" (highlighted) items of interest.
The arrows and counter let you move through the highlighted items
in order.
12. Other tools include a "Preview" option [ [preview.png] ] and the
ability to mark the relative locations of highlighted items by
using the "Marker" option [ [marker.png] ].
Try these out to best understand how they work, and to discover if
they are of use to you.
13. Items selected from the menu on the left will be highlighted in
the main publication section (here in the middle of the screen).
Click them for further information and insights (including
chemical structure diagrams where available).
14. Please experiment with TextMine - you cannot make any permanent
changes or break anything and once your session is closed (you've
log out) all your activity is destroyed.
Please contact Minesoft Customer Support if you have any questions
or queries at: support@minesoft.com
[43]____________________
[44]____________________
[45]____________________
[46]____________________
[47]____________________
[48]____________________
[49]____________________
[50]____________________
[51]____________________
[52]____________________
[BUTTON Input] (not implemented)_____ [BUTTON Input] (not
implemented)_____
Документ
Категория
Без категории
Просмотров
1
Размер файла
80 Кб
Теги
fr2511214a1
1/--страниц
Пожаловаться на содержимое документа